Cordic实现Sin Cos, Verilog

16QAM调制解调程序画出时域波形、 正交分量、同相分量波形，眼图，散点图等(16QAM modulation and demodulation process to draw time-domain waveform, quadrature components, in-phase component waveforms, eye diagrams, scatter plots, etc.)

说明：  资料的内容是实现旋转机械同步整周期采样的数据采集系统相关文献资料，包括鉴相信号如何倍频，机械振动信号相位如何检测等的实现方法。(Information content is for rotating mechanical synchronization synchronous sampling data acquisition system-related documents, including the Kam-believe number to harmonic mechanical vibration signal phase to detection of realization.)

有关同步fifo仿真的一个textbench，当写FIFO的时候，一个上升的时钟沿一来，并且写信号有效，读信号无效时，数据逐个写入FIFO存储器中。我们在这里设置FIFO的宽度为4，深度为15。因此在写满FIFO之后，我们让存储器自动产生满信号，而经过仿真波形可知道在满信号有效的时候，读信号有效而写信号无效，数据依次从FIFO中读出，并且读出的顺序正好是写入的先后顺序，实现了“先入先出”。而我们设置下面几个信号的原因就是为了更好的确保FIFO存储器在读空之后不再读，写满之后不再写。需要特别的注意exp_data，对它可以对输出的数据进行对比，从而来看输出的数据是否真的是我们所期待输出的数据

说明：  qpsk的fpga实现，包含调制和解调部分，使用verilog语言(FPGA implementation of QPSK)

ARM7系统IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。(ARM7 System IP Core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)

温度传感器TMP121控制代码——Verilog产品验证过

扩频通信的Verilog工程，对从事无线通信的工程人员有参考作用。(Spread spectrum communication Verilog project, engaged in wireless communications engineering staff reference.)

网上有类似的源码（dna_rd.v）但是有错误，里面第133行起，有两句没有放在begin end 里面，原本执行s6的状态机是有选择的进入s5或s7，而遗漏begin end 是直接进入s7，因此执行错误，dna读取全为0

说明：  使用ISE软件实现OFDM通信系统的框架搭建，完成上板前的仿真工作(Realization of OFDM communication system with ISE software)

MP3解码的ASIC全部过程，包换含c和vhdl代码，样例。(MP3 decoding ASIC whole process, shifting with c and vhdl code, sample.)