用VHDL编写的RS232串口的通信程序

vhdl抗抖动滤波器的设计，包括完整的工程-VHDL anti-jitter filter design, including the complete works

FPGA功耗分析工具EPE用于分析FPGA系统的功耗(FPGA power analysis tools EPE is used to analyze the power consumption of the FPGA system)

温湿度传感器sht30驱动，系统时钟为125M可读出温湿度。(sht30 driver,sysclk=125MHZ)

FPGA代码，包含地址译码模块、16位锁存器、AD片选、死区及滤除窄脉冲、过流和短路保护、解除脉冲封锁模块、PWM模块、PWM选择 (FPGA code, including the address decoder module 16 latches, AD chip select, filter out the dead and narrow pulse, overcurrent and short circuit protection, lifting the blockade pulse module, PWM module, PWM selection)

边界扫描技术相关资料，含各个模块的介绍。很有参考价值。(JTAG TAG CONTROLLER)

rmii 以太网接口时序源代码，值得开发借鉴的哦(verilog hdl)

还好用，大家一起来看下，不错的图书管理软件啊 ，呵呵(Fortunately with, everyone look, the good library management software, ah, huh, huh)

通过VERILOG编写的AD9516时钟芯片SPI配置代码(CONGIGURE THE ad9516)

应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ；信号处理，一个 ；有限脉冲响应（FIR） ；过滤器是一种过滤器 ； ；脉冲响应的 ； ；（或响应任何有限长度的输入）是有限 ； ；时间，因为它解决了在有限的时间内为零。这是在对比 ；无限脉冲响应（IIR）滤波器 ；，其中可能有内部反馈和可能继续无限期地回应（通常衰减）。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ；

本程序是在Quartus7.2环境下编译的一个简单的(2,1,3)卷积码，能够成功地编译和仿真。(This procedure is in circumstances Quartus7.2 compile a simple (2,1,3) convolutional code, can successfully compile and simulation.)