Altera Sdram IP 源码，VHDL写的

代码文件夹： ARVI_FSM.v为顶层文件，用于模拟时用。 dataHex.dat 为模拟输入文件（只有10行，象征的意思。实际我们模拟时，dataHex.dat文件足有1个多GB） dataFormat.dat为输入文件对应的带格式的文件 使用modelsim模拟时，将dataHex.dat名字改为CPUContext.txt 结果: result.txt (Code folder: ARVI_FSM.v for top-level documents used for the simulation. dataHex.dat for analog input files (only 10 line, the meaning of the symbol. actual simulation we, dataHex.dat documents have more than one full GB) dataFormat.dat for the input file the corresponding file with modelsim simulation used to dataHex.dat name to CPUContext.txt results: result.txt)

429总线通过FPGA直接实现发送程序,通过Verilog实现(send 429 message by Verilog and FPGA )

使用FPGA控制永磁同步电机的代码，实现对永磁同步电机的控制功能。(Motor control by using FPGA)

SPI接口的实现以及对外设的读写操作，其中包扩了几种工作方式，同时可以读取外设的版本号，传输速率可以达到2Mbps-SPI interface implementation, as well as read and write operations on the peripheral, which extended several work packages at the same time can read the version number of peripherals, transfer rate up to 2Mbps

these are verilog files but i am uploading in text(notepad) format

本次设计中需要用到16个点来完成显示功能，可以选用一个16位的向量来存储个点状态，再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算，比较复杂。因此我们选择用4个4位向量STAN（0 TO 3），每个向量代表一行点阵，这样做不仅使控制简单，而且在扫描显示的时候很方便，代码也很简洁。设计包括2个大的元件，一个是RUSSIA，其功能是存储状态，分频，完成左右下移动以及计分等功能；另一个是RUSSIA_SCAN，主要完成点阵扫描和数码管译码。具体设计是这样的：4个向量STA0,STA1,STA2,STA3记录游戏状态，点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4，如果四列中有一列都为1，表示游戏结束了，置FLAG为1，程序进入NULL；当最后一行及STA3=”1111”时，置ROW4=1，当ROW4=1时，表示要消行，加分，并且将上一行的值赋到下一行。游戏继续，如按下左键或右键，程序更根据下一状态决定是否左移或右移。若无键按下，则根据情况当前点是否需要自动下移。（设计用板子上的左边第一个按键为左移动键，第二个键为reset键，右边第一个键为右移动键）

用来实现IRIG_B码的解码程序，在XILINX ISE上运行过没有问题，(Used to achieve IRIG_B code decoding process, in XILINX ISE run-off is no problem,)

FPGA_CPLD-SHC多款FPGA CPLD开发板的原理图，很好的线路设计参考(FPGA_CPLD-SHC Variety of FPGA CPLD development board schematics, a good reference circuit design)

Verilog代码，支持IO，中断的cpu实现。(Verilog code, support IO, interrupt cpu implementation.)

全数字锁相环的verilog源代码-全数字锁相环的verilog源代码