FPGA内部实现数据大小排序方法

HDMI做为视频输出输入接口已经广泛使用很长时间，主要通过TMDS差分编码传输。本实验通过在HDMI屏幕上显示彩条和输入输出环通实验，来练习视频的时序和视频颜色的表示，为后面视频处理实验做个基础。(HDMI as video output input interface has been widely used for a long time, mainly through TMDS differential coding transmission. In this experiment, by displaying color bars and input/output loop experiments on HDMI screen, video timing sequence and video color representation are practiced to lay a foundation for video processing experiments later)

DE2_70_D5M_LTM主要是在DE2—70开发平台上的一个视频采集和LTM显示的历程，该平台可以作为图像处理和图像算法的硬件系统，还可以对系统进行改进和扩展，作为视频监控系统等

Synthetic Aperture Radar (SAR) imaging simulation target, Using wavelet denoising thought, LCMV optimization design array signal processing.

采用uvm-1.1d system verilog lib uvm可用于大规模仿真验证测试 配套example code提供了从入门级到深入学习的code，在modelsim 10.2c版本上运行成功了

说明：  用于FPGA中zynq的温度上报，通过逻辑方式。(It is used to report the temperature of zynq in FPGA by logic)

rda1846 + pic18f2552 usb circuit schematic.

实现psk调制解调，vhdl代码，仿真文件也有(psk shixian tiaozhiyujietiao)

编辑销计划以使其更适合您的 DE2 系列主板。这是一个时钟/计时器，它使用 DE2 液晶显示当前时间。一个基于 vhdl 语言的状态机用于与液晶显示控制器进行通信。Key2 按钮重置时间。所有的 VHDL 源代码是包括在内的。

平行 CRC verilog生成器已经被写在 c + + 生成一个并行CRC verilog 代码，对于给定的用户定义的数据宽度和 CRC 多项式。这是从 outputlogic.com。这直接执行算法应用于该网站。

This is a simple example of FIFO(first in and first out) module written in verilog code(This is a simple example of FIFO (first in and first out) module written in verilog code)