终结者扰频器

实现可连续输入数据做三角函数变换处理，通过verilog代码实现，(It realizes triangular function transformation for continuous input data.)

黑金的adda模块资料，质量不错，做电路板的可以作为参考(Black gold ADDA module data)

充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。  

turbo码的verilog程序，有意者请下载。(turbo code verilog procedures Interested parties please download.)

a big number class and a calculator using the class

在zedboard上运行的神经网络架构，方便移植。(Run lenet-5 on zedboard)

基于VHDL语言编写的FFT程序，256点，旋转因子存在自己编写的ROM里面，乘法器和数据存储采用的是IP核，若是需要使用，需要添加IP核，否则无法运行

正弦信号发生器，用VHDL来完成，抗干扰能力较强，(Sinusoidal signal generator, using VHDL to accomplish, a strong anti-interference ability,)

Package include hardware implementation of Lz77 algorithm

二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)