sst3201读写程序HDL代码

自己编写的一个verilog HDL小程序，实现基本的task调用function的功能，对初学者有用。在xilinx的ISE仿真调试通过(I have written a verilog HDL small procedures, to achieve the basic function of the task to call the function, useful for beginners. In Xilinx s ISE simulation debugging through)

I2C 作为一种非常通用的总线，其应用范围非常广泛，我们这里用FPGA 来做master 这种应用也非常少见，但是，我们这里要强调的是我们是通过它来学习一种接口的描述方法。 1.I2C_CTL.v 为顶层文件： 分别例化，I2C_WRITE  和 I2C_READ 两个模块。 其中因为 SDA 信号是双向信号，我们在子模块中没有定义inout 而是在顶层模块中才对此信号作三态处理。 2. 例程的功能是：产生 16 个数据（如上图起如数据是77，然后，78，79。。。。）一共16位数据一次性写入到EEPROM中。写完成后，延时100ms后启动读功能，读完16个数据后，通过串口以115200的波特率发出去。串口超级终端设置如下：baud：115200,；Hex显示，8bits数据位，1位停止位。

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:  // Engineer:  //  // Create Date:    19:40:20 01/09/2019  // Design Name:  // Module Name:    fulladder  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // ////////////////////////////////////////////////////////////////////////////////// module fulladder(     input a, b, cin,     output s, cout     ); assign s=a^b^cin; assign cout= a&b| b&cin | cin&a; endmodule

shift example for verilog

Booth 算法使用 Verilog HDL 实现用于 16 位乘法签名和未经签名的数字。展位乘数作品上的添加和转移操作的二进制数。

基于FPGA的交通灯代码，VHDL语言书写。适合新手学习vhdl语言时使用(FPGA-based traffic light code, VHDL language writing. Suitable for novice learning vhdl language used when)

8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本   

原创。掷骰子游戏，VHDL，quartus，北京邮电大学数电实验，实现随机掷骰子游戏，在数码管显示点数，点阵显示输赢，有开机动画以及开机音乐，可实现多人游戏等(games, VHDL, quartus,experiments of BUPT, pure originality,random game, in the digital display dots, dot matrix display winning or losing, there are boot animation and boot music, multiplayer gaming can be achieved)

本设计旨在实现一种硬件解码模块，这种解码针对ASN.1基本编码规则下的APDU的数据。这种解码模块可以应用在符合GB61850-8-1和GB61850-9-2标准下的GOOSE和SV的MAC层 帧的解码。          本设计亦可以解码通用的ASN.1基本编码规则下的TLV数据流。数据的TAG要求值不大于30，数据的长度范围为1≦LENGTH≦2047，TLV的层级结构不大于4级，整体的数据长度不大于2047。如果需要更大的解码能力则需要修改设计以满足需求。

pc与fpga之间通过千兆以太网交换机实现网络通信(Network communication between PC and FPGA via Gigabit Ethernet switch)