FPGA中常用的上升沿检测和下降沿检测代码以及检测是否有边沿，使用的verilog hdl语言

Interface for ADS8361 TI ADC IP Core for ALTERA NIOS2

三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)

能够完美产生数字地面电视（DTMB）的信源的程序。帧头模式为模式一。信道可选择，信号加入频偏，延时，后经滤波器后输出。(Able to produce perfect digital terrestrial television (DTMB) of the source program. Mode is the mode a header. Channels to choose from, the signal adding offset, delay, after the filter output.)

自己编写的verilog语言 PWM实现的一种方法希望有用(verilog PWM)

超前进位加法器

8 x 8 华莱士树乘法器的设计。 乘数接受两个 8 位输入 （x 和 y） 和 16 位 multiplication(product) 的结果。 设计就是要为速度优化.： 我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以，首先我们设计半加法器和全加法器。 我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此，我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。

说明：  一个解决除法溢出的例子，可以学习到很多，注释很详细(A solution to the division overflow example, you can learn a lot, very detailed notes)

说明：  给出了LTE系统中Turbo编码器的RSC模块FPGA实现(RSC module of LTE Turbo encode system)

IP 核的接口（The Avalon® Streaming (Avalon-ST) interface）的使用说明，和程序(IP core interface (The Avalon Streaming (Avalon-ST) interface) instructions for use, and procedures)

传感器是一种检测装置，能感受到被测量的信息，并能将感受到的信息，按一定规律变换成为电信号或其他所需形式的信息输出，以满足信息的传输、处理、存储、显示、记录和控制等要求(Sensor is a kind of detection device, which can sense the measured information and transform it into electrical signal or other required information output according to certain rules to meet the requirements of information transmission, processing, storage, display, recording and control.)