基于FPGA 以太网Verilog代码

资源描述透過Verilog來實現奇偶归并排序壓縮檔中包括4 8 16 32筆資料的排序、、、oe_sort_32為32筆資料排序網絡oem_32為32筆資料排序模組

OFDM系统新型CC编解码的verilogHDL设计，与RS编码级联，经测试误码率性能提高(OFDM system verilogHDL new CC codec design, coding and RS cascade, tested BER performance improvement)

I2C总线芯片AT24C02程序设计 C++编程(I2C bus AT24C02 chip program design)

这是 32 位输入 Booth 型乘法器。 此模块具有 64 位输出。 本模块还具有确定输入的状态，无论符号或无符号的 is_signed 输入

此功能需要写在你的模块结束或在您的测试台，显示你的定点实数。

不同类型的加法器和乘法器在 verilog 中实现。这些都是： 携带看加法器，carryskip 加法器，booth 型乘法器，阵列乘法器

fifi asyncronous and syncronus

说明：  CPU课程设计要求以FPGA开发平台为例，分析 CPU 设计的流程与仿真。 本次开发使用的硬件描述语言是 Verilog 语言，使用的指令系统是一个以 MIPS 指令集为子集的指令系统，共 22 条指令，所用的设计仿真软件Modelsim。(CPU curriculum design requires FPGA development platform as an example to analyze the process and Simulation of CPU design. The hardware description language used in this development is Verilog language, and the instruction system used is an instruction system with MIPS instruction set as a subset, with 22 instructions in total. The design simulation software Modelsim is used.)

实现电梯的相关控制系统，在开发板EGO1上实现，数码管显示相关的楼层和状态(dianti in verilog)

eDP接口TFT-LCD显示驱动原码（verilog+c）(eDP Interface TFT-LCD display driver source code (verilog+c))