Verilog實現32筆資料奇偶归并排序

DS18B20温度传感器，用verilog语言实现(DS18B20 temperature sensor, with the verilog language)

时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我们将在接收端做64点FFT，即相当于将频域划分为64份，我们将小于 的频偏称为小数倍频偏，将 整数倍的频偏称为整数倍频偏。本程序即基于SCHIMDL经典方法完成小数倍频偏纠正(After time synchronization can determine the starting position of each frame data, so you can complete the interception of each frame. However, in the data with frequency information. In conventional communication systems, doppler small will bring only small deviation, but in the case of most of the doppler, frequency PianJiang is very large, 20 Mach speed will lead to deviation of nearly 34 k. Therefore, how to good to correct deviation is the difficulty of this system. OFDM, we will be bigger than the sub-carrier spacing ratio of frequency deviation is called the integer frequency offset, and the interval will be less than a child carrier frequency offset is called decimal frequency doubling. Deviation is less than one over ten times as long as can guarantee accuracy of sub-carrier spacing, deviation will not affect balance and demodulation. This article, we draw lessons from the idea, due to the limited hardware resources, we will do 64 points FFT at the receiving end, which is equ)

SPH的原始代码，希望可以帮到大家啊关于模拟poiseuille的(simulate poiseuille fuild)

在电子产品中我们会经常用到按键，比如电脑的键盘，手机的按键等等，按键就是人机交互的一种工具。在 AX309 开发板上有四个用户按键供用户使用和体验，用户可以使用 FPGA程序来检测与按键对应的 I/O 口的电平高低来判断按键是否按下或松开。  本实验内容将介绍按键的检测及按键的防抖的程序设计，通过点亮/点灭开发板上相应的LED 灯来指示按键的动作。  按键１按一下-------------LED1 反转； 按键 2 按一下-------------LED2 反转； 按键 3 按一下-------------LED3 反转； 按键 4 按一下-------------LED4 反转；

基于Verilog的自动售卖机设计，利用数码管显示商品价格和找零，用LED灯的量灭表示选定的商品，用按键（按键设置了消抖模块）控制确认购买和选择和找零，购买并找零后重新跳回IDLE重新选择商品。

1024点快速傅里叶变换，使用verilog hdl硬件描述语言(1024point FFT，using verilog hdl)

It s Flicker_LED code.Verilog for MaxV.

用FPGA分频，做一个有时分秒的时钟，并用数码管显示(FPGA divide a sometimes every minute clock, and digital display)

uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

该源代码是实现14路并行的16QAM的调制，以及解调，其中还包含测试文件，已经在altera FPGA上面实现了其正确性，可以直接拿来使用。