主要是步进电机的驱动源，用Verilog VHDL开发，个人取向…

ISE7.1i 中文教程 适合xilinx的FPGA/CPLD用户-Chinese ISE7.1i the xilinx tutorial for FPGA/CPLD users

说明：  perl学习资料，包含一些常用的一些文档，可直接做来用于实践(perl training)

UDP / IP上的Spartan3E以太网通信通过斯巴达3E发送UDP数据包到/从我的电脑。

本人编写的定点除法器,开发软件为XILINX的ISE6.2,通过PAR仿真.-I prepared for the sentinel division, the development of software for the ISE6.2 Xilinx, PAR through simulation.

fft变换三个中的一个（站长：三个代码算一个）-fft transformation of a three (head : It is a code 3)

通过verilog语言实现各种基本信号的调制解调过程，包括2psk,qpsk,ppm(Realize the modulation and demodulation process of various basic signals through verilog language, including 2psk, qpsk, ppm)

使用VERILOG开发时钟同步算法，能够从数据信号中提取时钟信息，(Clock synchronization algorithm using VERILOG developed to extract the clock from the data signal information,)

uart发射机Verilog HDL代码(Verilog HDL code uart transmitter)

comparator code for micarowind

说明：  对MAX5250芯片进行控制，实现DA转换输出。(Controlling MAX5250 Chip)