利用扫描加记数程序实现百进制,适合VHDL的初学者使用.

GPU编程的经典之作,值得一读。 GPU运算效率比CPU高出一截，学习GPU编程会大有裨益(a book for GPU_Programming)

使用VHDL语言实现的一个自动售货机的程序。适合VHDL初学者使用。(VHDL language using a vending machine program. VHDL suitable for beginners.)

基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

使用FPGA实现UART收发。支持多种波特率。(Using FPGA to achieve UART transceiver.)

ht82v38 线性ccd 16位 AD转换fpga程序VHDLHT82V26(38)是Holtek(隶属台湾盛群半导体股份有限公司)出品的专用于CCD/CIS模拟信号的处理器。当然，其也可做为通用ADC芯片使用。 HT82V38采用3.3V,5V工作电源，采用三个信道的结构（3个ADC输入通道，分别为R、G、B通道），可提供一个、两个或三个信道的操作模式供用户选择，其A/D转换器精度为16位（16bit），转换速率最高达到30MSPS。

AVR IP CORE 可以直接用于工程的开发和 已经通过编译和仿真-AVR IP CORE can be directly used for project development and has passed the compiler and simulation

8253可编程定时器/计数器芯片 VeriLog实现(8253 programmable timer/counter chip VeriLog achieve)

ac97 VHDL core

UML2 apprendre a modeliser a l aide de UML

出租车的计费功能的实现,计量模块、计费模块、控制模块、译码模块。(taxi fee)