VHDL的您的信息的一个游戏程序的源代码，我希望那些在…

RS232接收程序 无奇偶校验位 并行输出8位数据与data_ready数据准备好信号(RS232 receive procedures without parity 8-bit parallel output data and data ready signal data_ready)

黑金开发板对时钟信号的编写实验以及调试，相关代码如压缩包所示(CLOCK FPGA)

本代码实现了486总线的功能，初学者可以借鉴学习-This code implements the 486 bus functions, beginners can learn to learn

用VHDL制作的I2C控制器，是一个component,之间添加就可以使用。-VHDL produced using I2C controller, is a component, you can use to add between.

基于VHDl的2FSK调制！用的是altera的quartus11软件(Based on VHDl the 2FSK modulation)

用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)

含移动储能的分布式电能优化调度，模型的处理与改进(Processing and improvement of distributed power optimization scheduling with mobile energy storage)

基于 hdl语言的re232通信实验的设计，程序简单明了，一学就会(rs232 communication)

介绍专用集成电路设计的一本书，很有参考价值，适合高年级本科生和研究生(Introduction ASIC design a book, a good reference for senior undergraduate and postgraduate)

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,基于视频的运动检测(System Generator based image processing engineering, multimedia processing on FPGA source code, based on video motion detection)