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cf_interleaver2

于 2022-03-16 发布 文件大小:352.47 kB
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代码说明:

interleaver即交织器,里面包含有C,VHDL,VRILOG HDL三种语言写的交织器, 包括各种各样的组合达六七十种,描写详尽,是一个难得的学习交织器的材料 -interleaver that interleaver, which contains C, VHDL, VRILOG HDL three languages to write the interleaver, including a variety of combinations to depend species, a detailed description, is a rare study of the materials are intertwined

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  • data_rom
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    使用CycloneIV芯片,实现对高精度ADCad9226的数据采集。内有详细代码说明,并附有调试结果(Use CycloneIV, to achieve high-precision data acquisition ADCad9226. Along with debugging results)
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    跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。  一开始,要注意,FIFO通常用于时钟域的过渡,是双时钟设计。换句话说,设计工程要处理(work off)两个时钟,因此在大多数情况下,FIFO工作于独立的两个时钟之间。然而,我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到,但它为更多的复杂设计搭建一个平台,这是非常有用的
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  • frame_syn
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  • shift_reg
    Shift reg in vhdl, a first example to start
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  • cla - Copy
    ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER
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    浮点系统是为在大动态范围内提供高分辨率而开发的。当动态范围有限的定点系统出现故障时,浮点系统通常可以提供解决方案。然而,浮点系统带来了速度和复杂性的惩罚。大多数微处理器浮点系统符合已出版的单精度或双精度IEEE浮点标准。
    2022-02-07 22:08:07下载
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