32位流水线浮点加法器

用verilog hdl语言编写的fpga与片外sram 的读写控制(With the verilog hdl language fpga sram chip with read and write control)

Disparity mapp code in VHDL

在大部分的数字信号处理 (DSP) 应用程序的关键操作是乘法和积累。实时信号处理要求高速度 和低功耗的高吞吐量乘数-蓄能器 (MAC) 股，始终是以实现高性能数字信号处理系统的关键。 这项工作的目的是，设计和执行的一个低功率 MAC 单位与块技术扶持，以节省电源。首先，1 位 MAC 单元而设计，用适当 几何图形，使功率优化、 区域和延迟。在管道阶段在延迟 MAC 单位估计基于控制单元为了控制数据 用于低功率的 MAC 块之间的流量。同样，N 位 MAC 单元设计和使用，使流水线的阶段控制逻辑的低功耗控制 适当的时间。设计的加法器单元格具有优势的业务速度高，小晶体管计数和低功耗。MAC 在 0.18um 上实现 CMOS 技术 使用节奏演奏家工具。在各种体系结构中的此文件 alsoinvestigates 乘数和加法器哪些是适合高吞吐量信号的实现

verilog 简易频率计的设置，包括整个工程(verilog simple frequency meter settings, including the entire project)

vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)

altera mvb fpga sopc 设计参考文档，有一定价值(mvb fpga sopc Design scheme)

说明：  Ovo sto saljem je tutorijal 7 sa vhdlom

在ISE下，FPGA产生线性调频信号，并且产生信号的参数可调(In ISE, the FPGA generates a linear frequency modulation signal, and the parameters of the signal are adjustable.)

基于UVM的CRC电路验证程序，包含基本的CRC电路模块，testbench，给出了UVM的实现

TLC5510的驱动程序，采用Verilog语言编写(TLC5510 driver, the use of Verilog language)