多周期CPU设计 Verilog源码

基于FPGA的频率测量，能测量方波信号的频率、占空比、相位差。范围100mHz~200MHz，精度0.0001Hz(The frequency measurement based on FPGA can measure the frequency, duty cycle and phase difference of the square wave signal. Range 100mHz~200MHz, precision 0.0001Hz)

商用可综合adc,分辨率为16位，内含一个时序检查功能，可供对ADC感兴趣的人有帮助。尤其是需要一个ADC模型的可以使用

北京中教仪装备技术有限公司制作，关于xilinx FPGA使用的教程，包括ISE、picoblaze、microblaze等的使用说明。(some paper for the use of ise， picoblaze,microblaze)

关于ALTERA DE2板上的文档资料，包括应用实例，用户文档和板上常用器件的技术文档(datasheets of ALTERA DE2)

有限域积累是在有限域运算的最简单和最遇到的行动。蓄能器领域有限使用 T 触发器位级别和数字级串行/并行 乘法器的结构在GF （2 米） 是利用导出既作为一般多项式以及三项多项式和实施。这一有限领域 乘数是以后在 FPGA 上实现。在这减少的地区时间复杂度和关键路径执行。元素表示，他们转换基础还集中。 提出了结构数字级串行/并行乘法器 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

说明：  该代码实现了俄罗斯方块旋转，左右移动，快速下降，计分和VGA显示等基本功能(This code realizes the basic functions of Russian square rotation, left-right movement, rapid decline, scoring and VGA display.)

8b10b编解码，用于光通信和千兆以太网，verilog编写，已验证(8b10b codec for optical communications and Gigabit Ethernet, verilog prepared Verified)

这个代码是USB的控制代码，可实现USB的发送与接收数据功能。里面有4个文件，新建一个工程即可编译运行。

A/D采集的数据缓存进入fifo，并通过读信号将FIFO中的数据送入网口(A/D sample data buffer to fifo,and then read enable to ethernet.)

verilog 典型电路设计包含各种常用电路的源码和详细的解释，适合新手使用(Verilog typical circuit design includes a variety of commonly used circuit source code and detailed explanations, suitable for beginners to use )