跨时钟域的异步fifo设计

AES 128 bit with various device interface on FPGA

DDS_Dual_ports  Verilog实现，需要的可以下载实验，也可根据自身的需要修改，以求达到自身的目的

ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER

编辑销计划以使其更适合您的 DE2 系列主板。这是一个时钟/计时器，它使用 DE2 液晶显示当前时间。一个基于 vhdl 语言的状态机用于与液晶显示控制器进行通信。Key2 按钮重置时间。所有的 VHDL 源代码是包括在内的。

上下LED计数器

vhdl 让你更加熟悉掌握这么硬件电路设计语言 非常清晰(vhdl)

QPSK调制下的（5,7）卷积码的编码和维特比译码与BPSK调制下（5,7）卷积码的编码和维特比译码的BER特性(QPSK modulation under (5,7) convolutional code encoding and Viterbi decoding and BPSK modulation (5,7) convolutional code encoding and Viterbi BER characteristic)

基于FPGA的2FSK调制解调，里面有详细的工程说明，对于学习ISE软件和通信原理的知识很有帮助(FPGA based 2FSK modulation and demodulation, which contains detailed engineering instructions, for learning ISE software and communication principles of knowledge is very helpful.)

It s Flicker_LED code.Verilog for MaxV.

这是一个EOS项目中的GFP成帧结构，能够容错，可以配置字节域(This is an EOS project GFP Framing structure, be able to fault-tolerant, can be configured byte domain)