登录
首页 » VHDL » dct idct 编码

dct idct 编码

于 2022-03-15 发布 文件大小:11.46 kB
0 165
下载积分: 2 下载次数: 1

代码说明:

输入的8X8图像数据块包括在范围从0到255的整数。在DCT计算的平均值减去128从输入数据中最小的输入数据块的冗余。核心可以计算输入数据的范围128到127以及–。然后,平均值128不减。在DCT的计算,数据可以减少到重要的信息集中到少数的DCT结果,留下剩余的系数等于零。这意味着图像的能量集中 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 2022-01-26 04:29:06下载
    积分:1
  • 3g-sdi
    3g-sdi驱动器,用于全高清视频FPGA解决方案(3g-sdi driver)
    2013-08-06 21:59:37下载
    积分:1
  • 5_ADC_Lab
    基于altera公司MAX10型FPGA的ADC调试程序(ADC-based debugger altera company MAX 10 type of FPGA)
    2015-11-18 10:56:16下载
    积分:1
  • 简易cpu的设计
    计算机组成原理的课程设计作业,用vhdl语言写了一个简易的cpu,包括寄存器,存储器等原件,完全用代码写成,没有直接用原件去连接,有助于我们很好的学习vhdl。   这是一个cpu的连接代码,并没有各种原件的代码 ,因为各个原件代码很简单就没上传
    2022-03-12 07:35:18下载
    积分:1
  • code
    modelsim下的60进制计数器源码和测试激励文件(modelsim M counter 60 under the source file and test incentives)
    2009-07-17 10:26:46下载
    积分:1
  • VHDL_programs
    VHDL programmes for basic digital circuits. begineers can learn easily
    2013-09-28 13:46:58下载
    积分:1
  • hwref
    spartan 3 hardware reference document xilinx
    2009-05-22 19:10:33下载
    积分:1
  • Fractional_Time_Delay
    Used for Time shifting discrete signals, it can do both integral and fractional sampling period delay. Original.
    2020-12-16 22:29:12下载
    积分:1
  • UDP_Core
    本人用verilog编写的UDP协议,经测试可用。(I am prepared to use verilog UDP protocol, the test is available.)
    2021-04-05 04:39:03下载
    积分:1
  • piano_final
    ASK,FSK,PSK,DPSK调制解调的详细仿真代码(ASK, FSK, PSK, DPSK modulation and demodulation detailed simulation code)
    2021-02-26 16:49:37下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载