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采用低功率乘法器与加法器的低功耗 FIR 滤波器
本文提出了降低动态功耗有限 Imppulse 跃 (FIR) 数字滤波器的方法这些方法包括低功耗串行乘法器和串行加法器、 移位/添加的乘数,折叠组合展位乘数线性相位结构的改造和应用对 fir 滤波器,以减少功率引致此干扰的消耗也是减少。最小的功率,实现是在基于 8taps 和 8bits 的投入在 100 MHZ 转变/添加乘数 fir 滤波器的功率为 110mw 和 8bits 系数。拟议的 FIR 滤波器,合成了采用 Xilinx ISE 斯巴达 3E FPGA 和权力分析了使用 Xilinx XPower 分析器。
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this file describes the steps in building a fifo buffer module in verilog hdl and programming them on an fpga device
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中值滤波
在图像中
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吠陀乘数
吠陀乘数
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RS码译码器
采用VHDL语言实现基于BM算法的RS译码器,附件为整个工程文件,内附波形仿真图。程序在QUARTUS II 9.0下仿真通过
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Xilinx_2018_Licenses_Downloadly.ir
Xilinx Licenses 2018
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frequency-digital-phase-measuring-
低频数字式相位测量仪,数码管显示相位差,精度为0.1(Low frequency digital phase measuring instrument, digital pipe display phase difference
)
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CME3000FPGADevelopment-
针对京微雅阁的CME300 FPGA教程,里面有几个例程,并附有源代码,初学者可尽快入门。(For Beijing micro Accord CME300 FPGA tutorial, there are a few routines, with source code, beginners can start as soon as possible.)
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quartus工具入门文档,altera公司官方软件翻译全文。
quartus工具入门文档,altera公司官方软件翻译全文。-tool for quartus entry documents, altera company official translation of the full text of the software.
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verilog中调用门级电路的实验程序,实现了门级舰模
verilog中调用门级电路的实验程序,实现了门级舰模-call Verilog gate-level circuit of the experimental procedures, to achieve a gate-level ship-mode
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