网站首页

简易cpu的设计

于 2022-03-12 发布文件大小:1.57 kB

 0  164

下载积分: 2 下载次数: 1

我要下载

代码说明：

计算机组成原理的课程设计作业，用vhdl语言写了一个简易的cpu，包括寄存器，存储器等原件，完全用代码写成，没有直接用原件去连接，有助于我们很好的学习vhdl。这是一个cpu的连接代码，并没有各种原件的代码，因为各个原件代码很简单就没上传

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

verilogppt
北航夏宇闻的Verilog的PPT讲稿，挺经典的，适合初学者学习(Northern Xia Yu Wen' s Verilog the PPT script, very classic, suitable for beginners to learn)

2011-06-16 11:32:45下载

积分：1
jiaotongdeng
基本交通系统,实现城市交通路口的模拟仿真，自己的课程设计作品(Basic transport system, urban traffic junction simulation, design their own courses)

2008-03-26 21:54:20下载

积分：1
JOP内核字节码获取，很难找的东东，呕血之作
JOP内核字节码获取，很难找的东东，呕血之作-JOP core byte code access, it is difficult to find the price. Zhi for hematemesis

2023-01-27 11:00:03下载

积分：1
VHDLFIFO
用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY 有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也不再向存储单元中写入数据(写指针WP 不再移动)。 (NO)

2020-09-20 20:17:51下载

积分：1
costas
costas的verilog程序，包含乘法器，DDS，鉴相器，环路滤波器等模块(costas the verilog program, including multipliers, DDS, phase detector, loop filter modules)

2011-08-19 10:20:53下载

积分：1
wdt
Watch Dog Counter reset the output when the given timing meets.

2009-08-13 19:05:09下载

积分：1
138
用vhdl 语言实现138译码器，用vhdl 语言实现138译码器，(vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl )

2009-04-21 12:32:17下载

积分：1
plldesign
pll(phase locked loop) is used to fix the circuit to particular frequency

2014-03-18 17:14:26下载

积分：1
一个8位CISC结构的精简CPU，2还提供了编译器
一个8位CISC结构的精简CPU，2还提供了编译器-an eight streamline the structure of the CISC CPU, the two also provided compiler

2022-02-28 11:37:41下载

积分：1
sine_cordic
generate sine wave. Inputs : Amplitude, phasein, frequency

2013-07-22 10:25:41下载

积分：1

696516资源总数
106914会员总数
0今日下载

简易cpu的设计

0 个回复

热门标签

热门下载