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设计采用Verilog HDL 16位CPU。

于 2022-03-11 发布 文件大小:1.21 kB
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代码说明:

design cpu 16 bits by verilog HDL.

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    用verilog实现除法器,调用了ip核,不仅有源代码,还有测试程序的时序编写(verilog ise divider)
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