登录
首页 » VHDL » 设计采用Verilog HDL 16位CPU。

设计采用Verilog HDL 16位CPU。

于 2022-03-11 发布 文件大小:1.21 kB
0 171
下载积分: 2 下载次数: 1

代码说明:

design cpu 16 bits by verilog HDL.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • vivek
    THIS IS A SOURCE CODE FOR LIFT IN VHDL LANGUAGE
    2012-04-08 02:01:07下载
    积分:1
  • RISC
    URISC的RTL级设计,Verilog代码(Design: URISC RTL Verilog)
    2019-06-16 23:07:39下载
    积分:1
  • polyphaseFIR_1v0
    polyphase fir dilter
    2016-02-19 21:32:07下载
    积分:1
  • 篮球24秒可控计时器设计
    用VHDL语言设计篮球24秒可控计时器功能说明:1.具有24秒计时、显示功能;              2.设置外部按键,完成清零、暂停、恢复控制;              3.24秒倒计时,时间间隔为1s;               4.时间到后发出报警信号,并在3s后解除。
    2022-05-28 22:06:17下载
    积分:1
  • A8255的vhdl源代码,比较简单的一个
    A8255的vhdl源代码,比较简单的一个-Vhdl source code of A8255
    2022-05-07 14:31:39下载
    积分:1
  • FPGA实现 DDS_讲的非常详细,师兄的一片论文
    FPGA实现 DDS_讲的非常详细,师兄的一片论文-FPGA realize DDS_ talked about in great detail, of a senior thesis
    2023-03-01 11:00:04下载
    积分:1
  • tcpip_stack_v1_2
    说明:  实现ARP、ICMP、UDP、TCP、IP和MAC全过程的传输,对TCP的连接、接收、发送、断开均经过测试,功能正常(Realize the transmission of ARP, ICMP, UDP, TCP, IP and MAC in the whole process, test the connection, reception, transmission and disconnection of TCP, and the function is normal)
    2020-05-05 10:03:04下载
    积分:1
  • 具有多种功能的电子钟:闹钟、定时和修改…
    具有多种功能的电子钟:闹钟,报时和修改,定时闹钟,报时时间,带闹钟,报时开关。-with multiple functions of electronic bell : alarm clock, timer and modification, regular alarm clock, timer, with alarm clock, timer switches.
    2022-03-12 23:49:24下载
    积分:1
  • sysgen_gs
    Xilinx system generator
    2020-12-25 15:39:04下载
    积分:1
  • lm016液晶的VHDL代码
    应用背景这是lm016液晶的VHDL代码。lm016液晶显示器基本上由2行和2列组成。有2种类型接口,8)1位接口2)4位接口在这个包中给出了8位接口代码因为它很容易,但唯一的缺点是,它使用了更多的引脚数据和指令传输。关键技术此代码是 测试;FPGA开发板–xc6slx9-tqg144斯巴达6注意:液晶显示器引脚数字引脚47液晶使能引脚数字引脚50LCD RW引脚数字引脚48LCD D0引脚数字引脚51液晶D1引脚数字引脚55LCD D2引脚数字引脚56LCD D3引脚数字引脚57LCD D4引脚数字引脚58LCD D5引脚数字引脚59LCD D6引脚数字引脚61液晶D7引脚数字引脚62
    2022-03-13 00:00:48下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载