FPGA串口调试程序

开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)

说明：  之前一直找不到自学编写了一个，PID案例，分享下(I have been unable to find a self-taught, compiled a PID case, share under)

在Verilog的编写中，IP核的调用会使项目的开发更加方便快捷，对于初学者来说，IP核调用很抽象，通过一个具体的简单的的例子可以使大家更清晰明了的理解IP核的调用，对Verilog的学习是有帮助的。

说明：  经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)

4tap FIR filter in verilog code

Kluwer academic the verilog hardware description language fith edition

一个串口通信传输的实验程序设计，在一般的通信协议中涉及到数据发送与接收的问题，为了快速实现数据的发送，通常使用的是串行传输的方法，把数据一个一个的发送出去，因此这里设计了一个发送程序。

单片机通过总线，将占空比和频率送到CPLD/FPGA中，并控制PWM输出.采用Verilog HDL语言编写。(Microcontroller by bus, the duty cycle and frequency sent to the CPLD/FPGA in, and control the PWM output. Using Verilog HDL language.)

本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的(The design is to design a full adder 4 content, is one of four full adder in series from the)

16级流水线型cordic旋转代码以及测试文件，亲测好用(16-stage pipelined cordic rotation code and test files, pro-testing)