改进的DCT算法设计，veriloghdl实现

软件的使用程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,(very good)

基于FPGA的Sobel边缘检测算法的实现与仿真。此程序提供算法的verliog实现。(Implementation and Simulation of Sobel edge detection algorithm based on FPGA. This program provides the verliog implementation of the algorithm.)

I2C端口的FPGA实现，网上较多，但发现不少有问题，这个是在网上代码的基础上修改过，验证可行。-I2C port FPGA, online more, but found that many problems This is a code on the Internet on the basis of the revised test feasible.

a、设计可显示横彩条和纵彩条的VGA彩条信号； b、设计可显示英语字母的VGA彩条信号； c、设计可显示移动彩色斑点的VGA彩条信号； d、设计可实现手动切换a、b、c三个功能.(The design can display VGA color color and color of the longitudinal cross signal. The design can display the VGA color signal of the English alphabet. The design can display the VGA color signal of mobile color spots.)

说明：  amba总线桥:ahb to asb!verilog hdl文档加代码，非常全，soc(amba bus bridge: ahb to asb! verilog hdl code for the document plus a very full, soc)

verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)

基于FPGA 的12864液晶显示汉字，用verilog编写的。(12864 liquid crystal display Chinese characters based on FPGA, written in verilog.)

乘数是其中一个关键硬件块在大多数数字和高性能系统中如 FIR 滤波器、 数字信号处理器和微处理器等。随着技术的进步，许多研究者试过和正在尝试设计提供或者以下高速度、 低功耗、 规律的布局的乘数，从而较少的地区或在乘数的他们甚至组合。从而使它们适合于各种高速度、 低功耗，和紧凑的超大规模集成电路的实现。然而面积和速度是两个相互冲突的约束。所以提高速度结果总是在较大的地区。所以在这里我们尝试找出解决方案了他们两个之间的最佳贸易。一般我们所知乘法会中两个基本步骤。部分产品，然后添加。因此在这个项目中我们有第一次尝试设计不同加法器和比较它们的速度和复杂性的电路即占领的地区。

几种常用乘法器的Verilog、VHDL代码-Several common multiplier Verilog, VHDL code

FPGA的仿真实例，Verilog代码编写，过程详尽，代码易懂。-FPGA simulation examples, Verilog coding, the process in detail, code easy to understand.