改进的DCT算法设计，veriloghdl实现

VHDL implementation using mouse and monitor

进阶实验之SRAM测试，由verilog编写，可直接对sram进行存写(Advanced SRAM test experiments, written by the verilog, can be stored directly on the sram write)

说明：  本文档对LTE进行了详细的介绍，是一本LTE入门的好书(This document is a detailed introduction to LTE, is a good book to get started with LTE)

Verilog HDL 语言编写的（15，7,2）BCH编码和译码功能(Verilog HDL language (15,7,2) BCH encoding and decoding functions)

加法器，输入两个整数，用电路图形式将其逻辑原理呈现出来，该加法器为8位运算，每一位都对应一张电路图，可展示其完整过程(Adder, input two integer, with circuit diagram form its logical principle appear, this adder is 8 bit arithmetic, each corresponding to a circuit diagram, can show the complete process)

Verilog语法教程，适合初学者，详细(Verilog instruction book)

用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!

结合截图，quartus2与ModelSim的联调的详细操作步凑，使初学者迅速上手-Combination of shots, quartus2 with the ModelSim FBI put together a detailed step-by-step operation, so that beginners get started quickly

用verilog编写的lms算法。可实现自适应滤波功能(Lms algorithm written in verilog. Adaptive filtering can be achieved)

应用背景在本文中，我们提出了流水线的吞吐量的AES-GCMkaratsuab人基于有限域乘法器。与我们提出的四级子二次有限域乘法器，Ghash功能不在GCM任何瓶颈硬件系统，无论三的AES实现哪一个提高吞吐量的AES-GCM流水线Karatsuba乘法器203（基于BlockRAM SubBytes，复合场SubBytes或基于LUT的SubBytes）。这个提出的AES-GCM芯达到31gbps和39gbps Virtex4吞吐量和Virtex5，分别。实验结果表明，一个单一的现代FPGA芯片能提供超过了认证的AES-GCM 30Gbps的吞吐量，具有高性能计算领域可编程器件的优点系统。关键技术在AES-GCM的两种主要成分（高级加密标准伽罗瓦计数器模式）是一个AES引擎和一个有限域乘法器GF（2128）在通用散列函数（GHash）。因为固有的计算反馈，系统性能通常由有限的基于FPGA实现的已知域乘法器的日期。在本文中，我们目前的吞吐量优化的AES-GCM 4级流水线基于FPGA的Karatsuba-Ofman算法的有限域乘法器。关键流水线乘法器的延时然后匹配的AES实现无论BLOCKRAM SubBytes，流水线复合场SubBytes或基于LUT的字节。AES-GCM吞吐量超过30Gbps上一个单一的Xilinx Virtex芯片。实验结果表明，我们实现迄今为止最有效的AES-GCM FPGA实现。