LCD verilog 程式碼

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说明：  实现对LCD1602的Verilog HDL编程(the program for LCD1602 based on Verilog HDL)

参数可配置的sequential 乘法器和booth 乘法器(verilog source code with configurable parameters for sequential multiplier and booth multiplier )

说明：  uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

RSA加密算法IP，用verilog实现，结构清晰，注释全面，其中包括verilog的源代码，testbench和日文的设计说明文档 ./RSA_tb.v ./RSA1024_RAM.v ./RSASpec2007Oct11.pdf

VHDL语言，设计一个在DE2平台的8个七段数码管上循环显示HELL0的程序，采用按键控制循环的速度，慢速循环时间间隔为1S，快速循环时间间隔为200ms。(VHDL language, design a platform in the DE2 8 segment digital tube display HELL0 program cycle, the speed control loop using keys, slow cycle time interval for the 1S, fast cycle time interval is 200ms.)

应用背景PCI的Verilog RTL代码，应用程序，台，lib，SIM卡，SYN（PCI数据文件，数据表，设计文档，并规范）关键技术总线，异步复位触发器，（地址）解码器，FIFO，框架，寄存器，桥，多路复用器，主/从，奇偶校验，RAM，同步器，时间刻度，

数字钟蜂鸣器音乐——爱情买卖，很时尚的闹钟音乐代码，经测试，很有感觉。(Digital clock buzzer music- love trading, very stylish alarm clock music code, tested, great feeling.)

说明：  jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)

锁相环是通信领域最基本的元件，同时在FPGA上也有广泛的应用，本代码是锁相环PLL的Verilog HDL代码，简单易读，能够实现PLL基本的锁相、分频等功能