LCD verilog 程式碼

数字pwm，用于数字电源控制， 双环控制电压补偿器传输函数同单环控制传输 函数结构相同，只是对应系数不同，因此补偿器结构相同，电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到 量化的数字量。电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到 量化的数字量。

北京中教仪装备技术有限公司制作，关于xilinx FPGA使用的教程，包括ISE、picoblaze、microblaze等的使用说明。(some paper for the use of ise， picoblaze,microblaze)

中频70M，30M带宽LFM信号，采样率为102.4M，，数字下变频后，还进行了三倍抽取，最后还得到I，Q两路信号 (IF 70M, 30M bandwidth LFM signal, the sampling rate 102.4M, under digital variable frequency after also carried out three times extracted, and finally also received the I and Q signals)

i2C slave功能模块的一种实现方式，简单易根据自己实际需求做修改，已经过FPGA验证可以很好的工作

Verilog语法教程，适合初学者，详细(Verilog instruction book)

传输特点 1.传输size为字传输。（总线的字长为32位，每次传输32位数） 2.16拍的增量突发传输。 3.支持2个AHB接口，一个用来配置DMA内部寄存器， 4.采用独占总线的方法，当DMA占用总线时，CPU停止一切活动。 5.支持异步复位。          6.本次设计的MDA每次最多传输256个数据，每次总线传输最多传16个数据，   

积分器的一种实现方法：每级积分器都是一个反馈系数为1的单极点IIR滤波器, 其传递函数为:(An implementation of an integrator: each stage integrator is a single pole IIR filter with a feedback factor of 1:)

光滑的乘法 ；算法是 ；乘法 ；算法，将两个带符号的二进制数的补码表示法。该算法是由安得烈唐纳德发明的展位 ； ；1950在伯克贝克学院在布卢姆斯伯里研究晶体学，伦敦

完成一个1位全减器的设计。以全减器为元件程序完成8位减法器设计。(Completed a one minus the whole design. Full reduction is to complete eight subtraction element program design.)

基于verilog convolutional coding 的卷积编码(verilog convolutional coding )