登录
首页 » VHDL » 采用VHDL编写的一个简单的UART

采用VHDL编写的一个简单的UART

于 2022-03-05 发布 文件大小:3.57 kB
0 151
下载积分: 2 下载次数: 1

代码说明:

采用VHDL编写的一个简单的UART-using VHDL prepared a simple UART

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • riscv-invicta-master
    说明:  有关risc-v cpu的问题,里面有一些有关cpu的设计(The problem of risc-v can be solved)
    2020-07-01 23:00:02下载
    积分:1
  • PCPU设计代码
    说明:  RISC 5级流水线CPU,带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)
    2020-06-24 04:00:01下载
    积分:1
  • i2c_master_ip_for_nios
    i2c master ip for altera nios, add in qsys
    2018-03-02 14:50:44下载
    积分:1
  • FFT_top_5
    方案组成模块及系统框图 本方案设计主要由以下模块组成 1:顶层模块 2:数据输入排序模块 3:系统控制模块 4:RAM控制器模块 5:ROM控制器模块 6:蝶型单元模块(Program composition module and system diagram The design of this scheme is mainly composed of the following modules 1: top module 2: data input sorting module 3: system control module 4:RAM controller module 5:ROM controller module 6: butterfly type unit module)
    2017-08-23 16:23:54下载
    积分:1
  • CPLD / FPGA解码器RS(204188)of the Verilog程序
    cpld/fpga RS(204,188)译码器的verilog程序-cpld/fpga RS (204,188) decoder of the Verilog program
    2023-05-10 18:05:03下载
    积分:1
  • 4
    说明:  document qpsk vhdl code
    2018-01-06 09:27:04下载
    积分:1
  • systolic
    脉动乘法器:一个GF(2m)域上的Digit-Serial 脉动结构(Systolic)的乘法器(Pulse Multiplier: a GF (2m) domain on the Digit-Serial pulsation structure (Systolic) the multiplier)
    2020-11-13 10:39:43下载
    积分:1
  • LDPC.DIFFERENT-RATE
    LDPC码不同码率对比,1/2与1/3码率对比。码长512.迭代次数50次。(Comparison of different rate of the LDPC code, 1/2 compared with the 1/3 code rate. 512 yards long. 50 times the number of iterations.)
    2012-11-22 10:49:22下载
    积分:1
  • ssb
    ssb的调制与解调,包括信号的产生、乘法器、加噪、BPF、解调等部分。(ssb modulation and demodulation, signal generation, multiplier, adding noise, BPF, demodulation section.)
    2013-04-11 16:02:10下载
    积分:1
  • 50846288C
    verilog 硬件编程实现bpsk调制(verilog hardware, programming bpsk Modulation)
    2009-10-29 20:20:33下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载