VHDL参考程序，他们的初学者参考使用

用zynq实现片内的数模转换，基于最新的zynq平台(zynq xadc on FPGA arm)

快速实现HDB3码与普通码二进制码的转换，方便学习与了解HDB3码的转换(Quickly achieve HDB3 code and common code binary code conversion, facilitate learning and understanding HDB3 code conversion)

基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE(RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE)

使用IEEE.STD_LOGIC_1164.ALL; - 取消对以下库声明，如果用符号或无符号值using--算术功能 - 使用IEEE.NUMERIC_STD.ALL; - 取消对以下库声明如果instantiating--任何Xilinx基元在这代码.--库UNISIM; - 使用UNISIM.VComponents.all;实体看门狗端口（SYSRST：在STD_LOGIC; SYSCLK：在STD_LOGIC; WR：在STD_LOGIC; DATAIN：在STD_LOGIC_VECTOR（7 DOWNTO0）; RESETOUT：出STD_LOGIC; debugStates：出STD_LOGIC_VECTOR（1 DOWNTO0）; debugDivider：出STD_LOGIC; debugFlag：出STD_LOGIC）;年底看门狗，看门狗建筑行为issignal timeoutSelect：STD_LOGIC_VECTOR（1 DOWNTO0）;信号timerRestart：STD_LOGIC;信号timerEnable：STD_LOGIC;组件wdtcntl端口（调试：出STD_LOGIC_VECTOR（1 DOWNTO0）;系统时钟：在STD_LOGIC; SYSRST：在STD_LOGIC; WR：在STD_LOGIC; DATAIN：在STD_LOGIC_VECTOR（7 DOWNTO0）;重新启动：从STD_LOGIC; timerEnb：出STD_LOGIC; timerSel：出STD_LOGIC_VECTOR（1 DOWNTO0））;最终组件;组件wdt_timer端口（dbDivider：出STD_LOGIC; DBFLAG：出STD_LOGIC; SYSRST：在STD_LOGIC; SYSCLK：在STD_LOGIC;启用：在STD_LOGIC;重启：在STD_LOGIC; RESETOUT：出STD_LOGIC; timeoutSel：在STD_LOGIC_VECTOR（1 DOWNTO0 ））;结束部分; begincontroller：wdtcntl端口映射（debugStates，系统时钟，SYSRST，WR，DATAIN，timerRestart，timer

说明：  formality2016 userguide

nseval - Object evaluation, includes control method execution.

verilog HDL 4×4矩阵键盘驱动程序包括硬件电路图-verilog

ps2 mouse controller

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即数加载操作，支持无条件转移和为0转移、非0转移、无符号>转移、无符号<转移、有符号>转移、有符号<转移等条件转移。()

4位全加法器的modelsim工程带testbench(Four full-adder modelsim project with testbench)