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CAL
基于BCD码的十进制ALU设计,可实现加减乘除的功能(BCD to decimal ALU based design can achieve the arithmetic function)
- 2013-06-30 19:49:34下载
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IIC slave controller source code
IIC slave controller source code
- 2022-02-15 09:45:19下载
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5_ADC_Lab
基于altera公司MAX10型FPGA的ADC调试程序(ADC-based debugger altera company MAX 10 type of FPGA)
- 2015-11-18 10:56:16下载
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zixiechengxu
用verilog编写的包含有与DSP通信,三电平svpwm实现的程序,(Written in verilog contains communicate with the DSP, three-level svpwm realize the procedures)
- 2021-04-18 15:28:51下载
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一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件,可以直接下载使用!...
一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件,可以直接下载使用!-A VHDL design with the use of powerful 32-bit CPU, this file contains the Xilinx company on the ml505 FPGA code and configuration files, you can direct download!
- 2022-09-06 15:15:02下载
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在SOPC下制作自定义部件(PWM发生器)的源程序,包括硬件描述HDL文件和驱动程序文件...
在SOPC下制作自定义部件(PWM发生器)的源程序,包括硬件描述HDL文件和驱动程序文件-Produced in the SOPC custom component (PWM generator) of the source, including hardware description HDL files and driver files
- 2022-03-19 04:54:11下载
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inv_matrix
矩阵求逆模块硬件实现,用verilog语言,基于ISE开发环境(implement of inverse matrix)
- 2021-03-24 10:19:14下载
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cppOrbitTools
tle转换为六根数的c++源代码,英文原版代码,测试可用(tle converted to six the number of c++ source code, the English original code, test available)
- 2021-03-16 10:49:21下载
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用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
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dac8568
Verilog 语言写的控制 DAC8568 的模块,DAC8568 是SPI接口。(Verilog language used to write the control module DAC8568, DAC8568 is SPI interface.)
- 2015-10-30 18:02:04下载
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