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基于vhdl的PWM发生器

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基于vhdl的PWM发生器-VHDL-based PWM generator

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DATA_scramble
扰码器的verilog实现,参考802.11a相关标准(Scrambler in verilog implementation)

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展位乘数 VHDL 源代码
8位有符号编码的整数基改性

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一个用VHDL设计的DDS信号发生器，包括两个pics的仿真结果。

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采用Quartus2编写的电子秒表电路实现计时、暂停等功能(Quartus2 prepared using electronic stopwatch timer circuit, suspension and other functions)

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wireless_communication
无线通信调制解调用的verlog和matlab程序，很大很实用。(Wireless modem calls verlog and matlab program, very very practical.)

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