32位ALU

实现verilog16位乘法器，verilog新手(achieve 16-bit multiplier)

利用dsp builder设计的IIR滤波器，已经验证完全可以使用，只需要把其中系数改变。内含VHDL代码(Design IIR filters by dsp builder have been verified , just change the coffetions including VHDL code.)

Priority encoder in VHDL.

一个交通灯的vhdl语言实现 用 ＶＣ的　　１．在指定的文件夹内查找某个文件 　　　　　２．获取系统文件夹的路径， 要求显示windows system temp 当前目录的路径 Ｃ语言　　跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案 　　　　１　　６　　１５　　１０　　２１ 　　　　１４　９　　２０　　５　　　１６ 　　　　１９　２　　７　　　２２　　１１ 　　　　８　　１３　２４　　１７　　４ 　　　　２５　１８　３　　　１２　　２３ -a traffic light VHDL language of a VC. The designated folders to search within a document 2. Access to the system folder path, requested that the current windows system temp directory path C language vault : 5* 5 in the chessboard to the No. 1 starting point, the only daily vault and asked not to repeat all locations to jump to get in line with all rules of the program vault 1 6 15 10 21 14 9 20 5 16 19 2 7 22 11 8 13 24 17 4 25 18 3 12 23

如何在语言 VHDL 实现液晶显示中显示的数据转移

电子设计自动化中的计数器的实现程序，基于VHDL语言完成的-Electronic design automation in the realization of counter procedures, based on the VHDL language completed

verilog编写的QPSK发射机的ＦＰＧＡ部分，已经过验证，完全达到要求。调制矢量误差４％(QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4 )

SAP-1硬件描述语言（使用Verilog语言）

3-8译码器，可以讲三位二进制输入转换为8中取1的输出信号(3-8 decoder, you can talk about the three binary input is converted to 8 of the output signal from 1)

实验一：QuartusⅡ原理图输入法设计与实现一：实验要求    ①：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新         的半加器图形模块单元。    ②：用实验一生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。    ③：用3线—8线译码器和逻辑门设计实现函数F，仿真验证其功能，下载到实验板测试。要求用拨码开关 设定输入信号，发光二极管显示输出信号。二：报告内容