VHDL小程序（本人的一些小成绩哦，希望对大家有帮助）

dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, clock demo. code test.

verilogHDL语言编写，简单的FPGA脉冲程序，初学者必备。(verilogHDL language, a simple FPGA pulse program, beginners must.)

用VHDL编写的RS232串口的通信程序-Written with the VHDL serial RS232 communication program

在quaritusII的开发环境下，verilog语言编写的m序列发生器代码，这种算法简短而有效，非常实用。(In quaritusII development environment, verilog language of m sequence generator code, this algorithm brief but effective, very practical.)

this file describes the steps in building a fifo buffer module in verilog hdl and programming them on an fpga device

本程序是锁相环的仿真程序，具有接收端载波同步的功能。注释详尽，程序规范。发端的调制方式有单载波调制，BPSK调制，QPSK调制可供选择。程序中有星座图，锁相环的频差、相差图，以及解调后的基带波形。(This program is a phase-locked loop simulation program, the with carrier synchronization receiving end function. Notes detailed program specifications. The originator of the modulation scheme to choose a single carrier modulation, BPSK modulation, QPSK modulation. Program constellation diagram, the PLL frequency difference, a difference of FIG, and the demodulated baseband waveform.)

7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。-7 digital display decoder design 7 Digital is pure combinational circuits, usually of small-scale dedicated IC, such as 74 or 4000 Series devices can only be used to decimal BCD decoder, but digital systems in the data processing and computing are binary, so the output expression are hexadecimal, and hexadecimal number in order to meet the needs of the decoding shows that the most convenient way is to use decoding process in FPGA/CPLD in to achieve. Seven-Segment decoder as an example, the output signal of the seven were LED7S access digital pipe 7 above, high in the left, low in the right. For example, when LED7S output as

探索集成太阳能energyharvesting作为动力源用于低功率系统，energyscavenging基于无源像素结构，在CMOS光电二极管的阵列imagershas已经制造一起在一个0.35-米本体工艺利用机chipinterconnect实现存储电容器。集成的垂直板capacitorsenable密集的能量储存在不限制光学效率。测试wereconducted既具有白色光源和绿色激光。 Measurementsindicate是225 W /毫米。          的fullyintegrated存储电容器的能量密度是不与系统级packagesolutions如超级电容器或电池可印刷有竞争力，甚至与缩放ITRS蓝图的tothe结束。然而，对于应用具有非常低energystorage要求或成本限制，限制系统inpackageintegration，利用互连寄生电容用于储存可aviable溶液。和机器人的利用太阳能的光控制，如果光fromeast方向，机器人将在向前方向上移动，如果光fromwest方向，机器人将在相反的方向移动。电池文本框：电池SOLAR细胞平行四边形：SOLARCELLSLDR文本框：LDR机器人文本框：机器人集成太阳能energyscavenging和存储的组合，可以使一个新的发电成本低，寿命长，小体积的系统对于将来的无线传感器网络或RFID应用程序。对于25毫米的总面积的光电二极管组成的3二极管串联的themetal存储电容对并联连接的，D1，D2和D3can供给足够的能量，用于DSP分别产生687，745和903 outputsamples每个二极管。本文介绍的光电二极管的阵列，仿照aftera被动像素成像器，具有在acommodity CMOS工艺存储电容器集成在一起。

说明：  verilog语言编写的简单FPGA 的从机模式 spi 通讯(Slave mode SPI communication of FPGA)

Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) controller of a number of algorithms