介绍了硬件语言的仿真软件modelsimse的操作是使用方法，可以为入门的参考资料...

USB的vhdl代码，具有很强的指导意义，对FPGA进行usb控制很有帮助！-USB vhdl code, which is of great guiding significance. the FPGA control usb helpful!

说明：  FPGA数码管显示秒表实验 三种方法实现： 方法一： 对秒计数，得到（秒显示）0~9， 对（秒显示）计数，得到（分秒显示）0~5， 对（分秒显示）计数，得到（分钟显示）0~5， 注意进位时机 方法二： 对秒计数，得到（秒显示）0~9 对秒计数，得到（分秒显示）0~5 对秒计数，得到（分钟显示）0~5 方法三： 只对秒计数，分别取模 %60得到分钟显示 ************************ 余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...） 再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA Three ways to achieve)

利用verilog驱动LCD1602 本实验是用LCD1602显示英文。（LCD带字库）(//Use verilog driver LCD1602// video tutorial for all of us 21EDA e-learning board// The experiment is LCD1602 display in English. (LCD with font))

用FPGA单片机软核实现键盘扫描，键盘为4X4矩阵键盘，输入相应键值，用数码管显示-keyboard

FPGA三国论战，入门介绍和高端见解！对于FPGA初学者很有用。(Three FPGA controversy, and high-end introduction to ideas! For FPGA useful for beginners.)

Altera 基础篇公司书籍源码-Altera Corporation based on chapter books-source

说明：  AXI4-Lite总线的主从机读写，例程及代码(AXI4-Lite Bus Host-Slave Read-Write, Routine and Code)

1.JESD204B协议 2.Xilinx的JESD204B phy 核手册 3.Xilinx的JESD204B rx_tx 核手册7.1 4.Xilinx的JESD204B rx_tx 核手册7.2 5.verilog实现串口发送(1.JESD204B protocol 2.Xilinx JESD204B PHY core manual 3.Xilinx JESD204B rx_tx core manual 7.1 4.Xilinx JESD204B rx_tx core manual 7.2 5.verilog to achieve serial transmission)

四路控制抢答器模块设计 他的基本功能是，在四组参赛的情况下，首先抢答的发出抢答信号，此时其它抢答电路失去控制作用，在优先抢答的要在固定时间进行答题，否则直接扣一分

采用Verilog HDL硬件语言设计,实现基本的公用电话计费功能,设计完整.-Using Verilog HDL language hardware design, the realization of the basic public telephone billing function, design integrity.