基于Verilog代码简单

用全加器设计8位运算器逻辑电路图 2、根据逻辑电路用 VHDL编程实现 3、调试编译通过后，仿真 (this file can help you learn the design of cpu)

xilinx 器件vhdl原程序，LCD控制-Xilinx devices VHDL original procedure, LCD control

source vhdl code of D flipflop logic

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这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程，作为他们的能力，以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此，携带保存加法器 （CSA） 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟. Booth 型乘法器可以减少迭代步长，以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数，并跳转到链的这种算法可以减少产生相对于常规的乘法算法，每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖

基于verilog的FFT设计，使用vivado作为开发平台(Verilog based on the FFT design, the use of vivado as a development platform)

说明：  实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)

这是基数 4 修改 Booth 型乘法器为 8 位。它可以用于任何大小的操作数的乘法......

最新的ATA-六总线协议源代码参考，实现DMA,PIO模式，可挂CDROM,IDE硬盘，CF卡．-the latest ATA-6 bus protocol source code reference, achieving DMA, PIO Mode, can be linked to CDROM, IDE hard drive, CF card.

基于Xilinx Spartan6系列的fpga的VGA实现(Based on Xilinx Spartan6 series fpga VGA implementation)