奇数奇偶校验器使用VHDL的有限状态机

开发工具是quartus II 7.0以上版本，这是一个verilog语言的分频器设计，个人作业设计，供参考学习(verilog，quartus II 7.0)

I2C verilog code I2C僅使用兩個雙向開漏線，串列資料線（SDA）和串列時鐘線（SCL），上拉了電阻。使用的典型電壓是+5 V或+3.3 V（雖然其他電壓系統也是允許的）。 在I2C參考設計中，使用7位或10位（取決於所使用的裝置）位址空間。普通I2C匯流排速度為100 kbit / s的標準模式和10 kbit / s的低速模式，但任意低時脈速率也是允許的。 I2C的最新修訂可以承載更多的節點，並以更快的速度執行[b]。這些速度被更廣泛地使用在嵌入式系統中而不是PC上。I2C也有其他的特性，例如16位元尋址。(I2C verilog code I2C (Inter-Integrated Circuit))

实现音频的I2S通信，音频柱的显示，及其噪声的处理等功能(Realization of audio I2S communications, audio column display, and its noise processing, and other functions)

数字密码锁的vhdl实现，包括设置密码，修改密码，报警。

FPGA based implementation of a SDR - codes in Verilog HDL for the processor and control.-FPGA based implementation of a SDR- codes in Verilog HDL for the processor and control.

卷积码(2,1,7)编码器，一个输入，两个输出(Convolution code (2,1,7) encoder, an input and two outputs)

VHDL实例这是我下载到的最好的VHDL实例，看完这些实例，可以使你有一个长足的进展-VHDL example

FPGA AD数据采集模块，实现模拟信号到数字信号转换。(FPGA AD data acquisition module, the analog signal to digital signal conversion.)

vmm primer的使用使用文档，和之前vmm primer源代码配套使用！(vmm the primer use of the use of the document, and before supporting vmm the primer the source code to use!)

uart 收发器 verilog 代码，实现自收发功能 sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； (verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no parity code from the transceiver features a serial port, and the contents received from the PC will send the PC, another Potter rate, self-modifying code can, in the alter of the FPGA, debugging through )