Netfpga full 213

ad9850函数发生器 MSP430单片机驱动程序 扫频 DDS(AD9850 DDS)

这是一个FIFO_Buffer的verilog代码.(This is a FIFO_Buffer the Verilog code.)

circuit design with VHDL e-book MIT Press....

接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个 带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器， 可实现全局复位，中断等功能。该

讲述了全数字信号发生器部分频率值测算的表格(Full digital signal generator frequency value calculation form )

说明：  实现对LCD1602的Verilog HDL编程(the program for LCD1602 based on Verilog HDL)

基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE(RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE)

东芝ccd产品tcd1209驱动程序，生成1209所需的驱动波形(toshiba ccd tcd1209 )

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说明：  libero soc工程，实现通过串口接收到单字节数据后并返回发送给上位机(Libero SOC project, which realizes receiving single byte data through serial port and sending it back to host computer)