Netfpga full 213

基于Verilog+HDL设计CAN控制器,详细介绍各功能模块的设计。本论文的重点是CAN总线通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计，实现其功能，并且能够在FPGA开发平台Quartos上通过仿真验证，证明其正确性(Verilog+ HDL-based design of CAN controller, detailed design of each functional module. This paper focuses on the CAN bus communication controller front-end design. Verilog HDL language that is used to complete the data link layer CAN protocol the RTL-level design, to achieve its function, and can be on the FPGA development platform Quartos by simulation to prove its correctness)

有三个基于FPGA驱动高速AD/DA的程序、硬件电路图、使用向导手册、连接方法，支持ADDA_AX301，ADDA_AX415，ADDA_DB2C8，可以下载到 FPGA 黑金开发板、FPGA 黑金开发板学生版结合相关模块进行使用，

说明：  VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)

本代码是基于可编程门阵列flield视频图形阵列实现。该代码是使用Verilog

FAST HADAMARD TRANSFORM VERILOG FOR IMAGE PROCESSING

可逆的逻辑已收到

在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by. )

单片机4路ad模数转换数码管动态显示程序(4-way ad microcontroller analog to digital conversion digital tube dynamic display program)

这是编码的 booth 型乘法器。输入具有 32 位和输出是 64 位。您可以使用 is_signed 信号来确定符号和无符号的输入和输出 ！

Learning Verilog Chinese Version Part 8