一种新型设计的可逆 2:4 译码器

this project is about FIR FIlter By VHdl codes in the ISE.

本程序是fpga控制flash的读写程序，包括了程序和仿真时的测试文件(fpga flash)

DDS 产生正弦信号，OOK，AM三种波形。 使用xilinx FPGA VHDL(DDS. Resulting in sinusoidal signal, OOK, AM three waveforms. Using xilinx FPGA VHDL.)

赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。

spi通用串行总线，4线控制，可读写操作(SPI universal serial bus, 4-wire control, readable and writable operation)

fpga串口收发完整程序，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)

ad9230的配置程序，差分输入输出，verilog(ad9230 configuration program, verilog)

人脸检测被设计使用语言，目的是为德 2 FPGA 板上执行。此项目旨在检测人脸，当摄像机输入检测一个人类。

用Verilog语言编写程序实现8比特约翰逊计数器(Write a program in Verilog language to implement the 8 bit Johnson counter.)

说明：  DDS的基本原理主要由五部分组成，分别是；相位累加器，正弦波形存储器，数模转换器，低通滤波器和时钟，将相位累加器输出的数据作为地址，用来查询表的数据，将取出的正弦数据通过数模转换器输出模拟信号，模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)