一种新型设计的可逆 2:4 译码器

说明：  ds18b20的Verilog程序，经测试验证可以使用。注意此版本为DALLS DS18B20而不是DS1820,注意加5K上拉电阻。(ds18b20 the Verilog process can be used to verify by testing. Note that this version rather than DALLS DS18B20 for DS1820, the attention of Canadian 5K pull-up resistor.)

前面上传了一个RS485通信的Verilog代码，这一个是另外一种方式实现RS485通信的Verilog代码。通过多种代码对比，有利于设计需要的电路。此外由于软件的不同，需要利用源码，在自己的软件上新建工程文件，实现运行，仿真

一个AD9764的基于FPGA的驱动，希望对有需要的朋友有所帮助(An AD9764 FPGA-based drive, we want to help a friend in need)

stm32与fpga之间的通信，协议是SPI的，可双向通信（双向通信需要自己例化，只例化了fpga到stm32）(Communication between STM32 and FPGA, the protocol is SPI, two-way communication (two-way communication needs to be taken as an example, only FPGA to STM32))

基于COMTEX-M3的IEEE1588,irigB对时的源程序，包括GPS对时程序，并将对时的结果写入FPGA中(Based COMTEX-M3 of IEEE1588, irigB on time source, including GPS for the program, and writes the results when the FPGA)

说明：  可调矩阵，最大32*32位浮点数乘法矩阵及仿真。(32*32 floating multiplication matrix)

仲裁者 AHB 泛型代码。与任何 AHB 设计的工作。 它将支持两个拆分和重试交易以及。 它将支持达 9 大师，它可以通过改变参数值在测试工作台中的改变了。 它叉骨界面 also.one 可以连接此代码到任何协议通过改变议定书 》 的要求。

this describes building spi block on verilog hdl and programming them on an fpga device

TD-LTE中（3.1.7）咬尾卷积码编码器verilog代码(Tail-biting convolutional code encoder verilog code)

SPI_slave代码，地址长度可设1～3字节，时钟可以运行到20MHz以上，已经在项目里使用，有需要的可以再根据自己的要求修改！！！！