登录
首页 » VHDL » BOOTH

BOOTH

于 2022-02-16 发布 文件大小:2.40 kB
0 160
下载积分: 2 下载次数: 1

代码说明:

基于BOOTH的32位快速乘法器的设计源码-BOOTH-based 32-bit fast multiplier design source

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • fpga
    VHDL语言编程简单实例若干,适合于初学者(VHDL language programming simple example, suitable for beginners)
    2013-01-22 14:44:00下载
    积分:1
  • 关于寄存器重命名register reallocation,VHDL
    关于寄存器重命名register reallocation,VHDL-Register on rename register reallocation, VHDL
    2022-02-09 20:31:31下载
    积分:1
  • vhdl
    vhdl常见小实验代码,包括二进制比较器,4选1,8421十进制,8421转化成格雷码,8421余三码,分频器,数据码译码器,二进制减计数器,四位环形计数器等(VHDL common small experiment code)
    2020-06-24 13:00:02下载
    积分:1
  • contract
    it is a filter contract VHDL .(it is a filter contract VHDL.)
    2007-04-12 22:27:23下载
    积分:1
  • hand_shake
    握手程序,可以完美实现跨时钟域的数据传输(handshake and testbench,verilog HDL)
    2011-11-22 21:05:38下载
    积分:1
  • CPU-Verilog
    说明:  简单流水线CPU,使用 verilog实现,实现一条指令的整个流程(Implementation of Simple Pipeline CPU Verilog)
    2020-06-23 19:40:01下载
    积分:1
  • Wishbone dma ip core
    Wishbone dma ip core
    2022-01-26 04:18:15下载
    积分:1
  • netlist
    vhdl program of matlab file converted to vhdl
    2015-02-06 21:21:13下载
    积分:1
  • the realization of paragraph ep2c5 register verilog language, quartus 2 Simulati...
    ep2c5 实现 段寄存器 verilog语言,quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation
    2022-03-15 03:31:41下载
    积分:1
  • 基于FPGA的俄罗斯方块
    本次设计中需要用到16个点来完成显示功能,可以选用一个16位的向量来存储个点状态,再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算,比较复杂。因此我们选择用4个4位向量STAN(0 TO 3),每个向量代表一行点阵,这样做不仅使控制简单,而且在扫描显示的时候很方便,代码也很简洁。设计包括2个大的元件,一个是RUSSIA,其功能是存储状态,分频,完成左右下移动以及计分等功能;另一个是RUSSIA_SCAN,主要完成点阵扫描和数码管译码。具体设计是这样的:4个向量STA0,STA1,STA2,STA3记录游戏状态,点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4,如果四列中有一列都为1,表示游戏结束了,置FLAG为1,程序进入NULL;当最后一行及STA3=”1111”时,置ROW4=1,当ROW4=1时,表示要消行,加分,并且将上一行的值赋到下一行。游戏继续,如按下左键或右键,程序更根据下一状态决定是否左移或右移。若无键按下,则根据情况当前点是否需要自动下移。(设计用板子上的左边第一个按键为左移动键,第二个键为reset键,右边第一个键为右移动键)
    2023-05-04 17:10:03下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载