互联网测试和检测垃圾邮件

自己根据xapp1052修改的源代码，已经编译成功，并应用在开发板上。(According xapp1052 own modified source code has been successfully compiled and used in the development board.)

它是一个正常的 fifo 编程代码。读和写时钟哪里不同对于写作过程阅读过程单独指针使用和用于控制这两个过程 3 附加指针1 指针为写指针控制其他读取的指针控制usedptr1 （第 1 次附加指针） 将递增的值写入进程和 usedptr2(第 2 次的附加指针)读取过程的减量。其中之一都被分配到 used_reg(第 3 次附加指针)。T他将控制的空和满的标志。由于这些标志写和读的启用控制信号

说明：  verilog 编写的ldpc编码，含有两个文件(LDPC written by Verilog)

ise平台模拟UART，并与PC机实现收发（+1）(ISE platform simulation UART and transceiver.)

QUARTUSII 9.0 下的三级流水线中值滤波工程，vhdl源程序等。可用于fpga做图像预处理。(the three stage pipeline median filter project under QUARTUSII 9 , VHDL source program. which can be used by FPGA to do image preprocessing. )

SCAS `89 基准电路下载，包括Verilog和VHDL格式。verilog格式30个文件：包括S1238、S13207等;(SCAS `89 benchmark circuit downloads, including Verilog and VHDL formats. Verilog format 30 files: including S1238, S13207 and so on;)

说明：  stepper motor module on spartan 6 and 24MHz clock fequency

(Springer Series in Advanced Microelectronics 51) Ayan Palchaudhuri, Rajat Subhra Chakraborty (auth.)-High Performance Integer Arithmetic Circuit Design on FPGA_ Architecture, Implementation and Desig

RTL8369开发资料，包括手册，图纸，Layout说明等等(RTL8369 development information, including manuals, drawings, Layout Guide.)

MAX2 EPLD 的测试程序, VHDL语言编写.-MAX2 EPLD testing code, VHDL language.