JK触发器

用Vrilog产生一个混沌信号，并用MATLAB仿真，画出波形。(With Vrilog generate a chaotic signal simulation using MATLAB, draw the waveform.)

LCD1602显示源码，verilog编写，已在版上测试过！可输入字符串显示！！！！！！！！

说明：  在quartus上运行16QAM仿真，实现在modelsim上的波形仿真(Running 16QAM simulation on quartus)

本代码实现16位数据的sin cos 计算，已经通过测试并且显示正确的波形图文件，仿真通过。在计算是很有帮助。本代码为原创代码，不同于流水线实现，而是以时间换取的面积。

原创verilog_16bit_risc_cpu，带相关PPT和testbench尚未进行冲突处理，代码还比较简单，方便新人学习，毕竟处理冲突后代码将会复杂很多。 继续关注我吧！ 等我做好优化和冲突处理后，还会放出来，现在已经想好思路了，就差通宵敲代码和调试了。 给我动力，我就可以翱翔蓝天！

4位ALU,有两个4位输入，4位输出实现逻辑运算和算术运算，逻辑与或非，加1，减1等等功能(4 ALU, logical and arithmetic operations)

在利用FPGA的并行处理能力应对高速数据和去做复杂的数据处理时，对一些较为复杂或者重复性工作模块多的情况下，算法资源就需要进行预评估。有效的资源预评估不仅可以在芯片选型上有益，还可以对程序有较详细的估计，在硬件不变的前提下能够选择更好的算法优化。本文着重在Harris算法在FPGA的实现以及在移植之前对其占用的FPGA资源进行预评估。(Response to high-speed data and do complex data processing in the FPGA parallel processing capabilities, to cope with some of the more complex or repetitive tasks module，it is necessary to pre-assessment algorithm resources. Resources pre-assessment can not only be useful in the chip selection, but also be a more detailed estimate of the program to be able to choose a better algorithm optimization in the same premise hardware. This article focuses on the pre-assessment in the Harris algorithm in the FPGA implementation and its FPGA resources occupied prior to transplantation.)

FAST HADAMARD TRANSFORM VERILOG FOR IMAGE PROCESSING

这个项目的目的是要为想要建立时序控制电路的数字化设计实验提供一个模型。设计的电路模拟电梯的运作。仿真器有输入来控制电机，其方向、 门、 灯等。它还具有输出信号调用按钮、 液位传感器和安全。使用 Verilog 硬件描述语言和使用四个 22V10 小的可编程逻辑器件 （学童） 实现，设计的电路。提供了三级安装示例电梯控制器。

sdram_cmd.v是控制sdram的命令集合。网上资料，是控制sdram的命令集合。网上资料。控制sdram的命令集合。网上资料控制sdram的命令集合。网上资料。