JK触发器

说明：  华为FPGA设计全套资料，学习FPGA的朋友可以下载看看。(Huawei FPGA design a full set of materials, friends learning FPGA can download and see.)

用来实现IRIG_B码的解码程序，在XILINX ISE上运行过没有问题，(Used to achieve IRIG_B code decoding process, in XILINX ISE run-off is no problem,)

fpga的一个小程序用于3s500e 4*4键盘模块(fpga is a small program used 3s500e 4* 4 keyboard module)

基于VHDL语言编写，可下载到FPGA板子上实现的cordic算法实现的设计，并用该算法实现sin和cos的计算，计算结果显示在数码显示管上，已包含按键防抖动功能的实现。(Based on VHDL language, can be downloaded to the the cordic algorithm implemented in the FPGA board to achieve the design and calculation of sin and cos using this algorithm, the results displayed on the digital display tube is included on the function of the realization of the button shake.)

一个八位的并行输入，串行输出的编码器；带有开头结尾帧。(It is an encode with eight palallel input and a serial output.)

AHB to wishbone bridge verilog

FPGA控制LCD1602调试笔记 有原理介绍和源代码 此资料来自百度文库（http://wenku.baidu.com/） 您目前所看到的文档是使用的抱米花百度文库下载器所生成 此文档原地址来自 感谢您的支持 抱米花 http://blog.sina.com.cn/lotusbaob http://wenku.baidu.com/view/fd27528483d049649b665832.html  

基于verilog的SD卡读取图片显示例程的实验 基于verilog的SD卡读取图片显示例程的实验 基于verilog的SD卡读取图片显示例程的实验 基于verilog的SD卡读取图片显示例程的实验 基于verilog的SD卡读取图片显示例程的实验

采用CORDIC算法的直接数字频率合成器的设计(CORDIC algorithm uses direct digital frequency synthesizer design)

本设计旨在实现一种硬件解码模块，这种解码针对ASN.1基本编码规则下的APDU的数据。这种解码模块可以应用在符合GB61850-8-1和GB61850-9-2标准下的GOOSE和SV的MAC层 帧的解码。          本设计亦可以解码通用的ASN.1基本编码规则下的TLV数据流。数据的TAG要求值不大于30，数据的长度范围为1≦LENGTH≦2047，TLV的层级结构不大于4级，整体的数据长度不大于2047。如果需要更大的解码能力则需要修改设计以满足需求。