SPI MCU

说明：  介绍了FPGA的使用以及modelsim联合synplify工具的使用方法(This paper introduces the use of FPGA and the use of Modelsim joint Synplify tool)

说明：  vhdl code for full adder

对aurora模块时钟处理模块，实现时钟的分频等处理(Aurora module clock processing module,Clock frequency division and other processing)

黑金开发板对时钟信号的编写实验以及调试，相关代码如压缩包所示(CLOCK FPGA)

8位向上/向下计数器准备在FPGA上实现。我在一台Nexus4的Artix-7板进行了测试。它包含为了能够看到计数或上或下的转变的慢时钟。包括试验台

四位加法器 数码管显示 组合电路 verilog(adder4 smg display combitional circuit verilog)

uart-gen.rar,是关于异步通信的1.在内部环路测试没有问题，逻辑应该基本是没有问题的。但是如果转成外部通讯的话，看一下数据输入和输出时候的同步性。 2.用逻辑分析仪或者chipscope抓一下错误的数据，看能不能找到错误发生的规律。 3.请关注一下波特率的设置：在内部测试的时候是不是和外面接收时候一样，注意到波特率和频率的关系。 4.将ucf里面io试着换一下，查一下io的驱动能力，还有io最好不要悬空，接弱上拉看看。

verilog编写的GPS /BD基带逻辑代码，包含跟踪相关部分代码，有比较好的借鉴意义。

CORDIC （协调旋转数字计算机） 是一种算法计算先验 功能类似正弦和余弦反正切值。该方法还可以进行轻松地扩展来计算广场 根，以及双曲函数。 该算法的工作原理是降低为其成微轮换数目计算 反正切值预计算并加载在一个表中。此方法可以减少到计算 加法、 减法，进行比较，并转移。由 Fpga 轻松地执行所有功能。 高度可配置的乔尔迪奇核心实现第 1 象限坐标旋转数字计算机 要计算超越函数算法。核心通过 " 在源中定义，可以实现 RTL 三个体系结构之一： 组合 迭代 流水线 组合实现解决方程在一个时钟周期为许多级别的代价 逻辑。迭代的方法将问题分解成迭代次数。这种方法

这是大二的基于FPGA的课程设计，基本功能是一个数字钟，但是做了很多额外的外设，包括数码管，鼠标，键盘，LCD，还有VGA显示钟表等。当然初学者可以看一下还是很有帮助的，高手的话就去opencore网站去下载更高级的项目吧，呵呵。