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DCT_IDCT
DCT and Idct with vhdl and verilog
- 2017-11-22 17:15:12下载
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RAM存储器: 设定16 个8 位存储单元。如果read= 1 则dataout<=mem(conv_integer(address)). 如果write
RAM存储器: 设定16 个8 位存储单元。如果read= 1 则dataout
- 2022-08-05 20:01:41下载
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tcpip_stack_v1_2
说明: 实现ARP、ICMP、UDP、TCP、IP和MAC全过程的传输,对TCP的连接、接收、发送、断开均经过测试,功能正常(Realize the transmission of ARP, ICMP, UDP, TCP, IP and MAC in the whole process, test the connection, reception, transmission and disconnection of TCP, and the function is normal)
- 2020-05-05 10:03:04下载
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dds digital shift Signal Generator, full
dds数字移相信号发生器,功能齐全通过验证-dds digital shift Signal Generator, full-featured validated
- 2022-08-15 06:38:32下载
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cycle_measure
测量周期,此程序已经在EP2C板子上成功实现(mesure cycle)
- 2013-08-29 16:09:17下载
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速率发生器
应用背景通用模块,以产生可重构的源时钟频率的传输速率。该模块可用于UART,自定义串口协议等。提供一个时钟发生器模块产生可选 ;-波特利率和;——时钟源(可选择分因素) ;还产生接收 ;——时钟的16倍,8倍,倍,倍的传输波特率 ;关键技术UART,VHDL,FPGA,CPLD programmanle逻辑器件。设备无关的代码
- 2023-01-24 03:05:04下载
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产生伪的VHDL语言程序
伪随机m序列产生的VHDL语言程序- program in VHDL language for generating pseudo-random m sequence
- 2022-02-05 15:49:12下载
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vhdl数据通路
用于实现fpag-cpu的数据通路源代码。用vhdl编写,包括内存,寄存器组,和alu(简陋的alu,仅包含加法器)三大部分通过手动微指令输入信号,可以往内存写入数据,并加载到寄存器组中,通过alu产生结果,结果保存在一个锁存器中,可以把结果写回寄存器组或者内存。本人在quartus下编写仿真通过。附件中未给出相关工程文件。
- 2023-03-31 14:35:04下载
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32位ALU
这个我弄了好久,伤心了。不过,自己喜欢,终于把他给做了出来,过程是相当的复杂,不信。你们可以下下来看看,有不懂得可以咨询我
- 2022-03-04 00:04:32下载
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用Bresenham算法在FPGA上实现小数分频器,verilog编写,计算机图形法...
用Bresenham算法在FPGA上实现小数分频器,verilog编写,计算机图形法-Bresenham algorithm used in the FPGA to achieve a small number of crossovers, verilog preparation, computer graphics method
- 2022-03-11 03:26:38下载
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