一些较为经典的VHDL代码,专注于信号分析与检测方面

这是用VHDL实现的8位加法器，对新手有点帮助。-This is achieved using VHDL adder 8, a little help to novices.

用VERILOG语言实现的通用异步串行收发器（RS232收发器），波特率可设置，通讯稳定，已成功应用于实际项目。(VERILOG language with universal asynchronous serial transceivers (RS232 transceiver), the baud rate can be set, communication stability, has been successfully applied in actual projects.)

RISC-V 芯片设计规范,很有参考价值，开源芯片设计必备参考资料，希望对大家有帮助。(The RISC-V Foundation is chartered to standardize and promote the open RISC-V instruction set architecture)

freeDev数字应用开发板中的VGA控制器的IP核的verilog实现-freeDev digital application development board of the VGA controller IP core implementation of the verilog

基于FPGA的16QAM，用verilog编写，其中DDS为自己编写，含设计文件和testbench。已通过moldesim软件仿真。 (FPGA-based 16QAM, with verilog writing, including DDS for their preparation, including design files and testbench. Simulation software has been through moldesim.)

使用 7 赛格 LED 显示屏车载 （地址和数据字段） 来显示小时: 分钟: 秒的小数。这将意味着你有在董事会上运行一个实时时钟。 （为激励标记!!) 还提供以下附加功能： (a) 一个计时器设施 （提供启动和停止按钮），找到一个事件所需的时间。 (b) 一个报警设施 （设置和重置警报）。我们可以有多个闹钟吗？ 我们可以在哪里显示的短 （神秘） 消息提醒吗？ (d) 在哪里小时的范围从 0-24 而不是 0-12 的铁路时间格式显示时间。

建立了单相的PWM整流器电路闭环控制的仿真模型。版本R2007(The simulation model of the closed-loop control of single-phase PWM rectifier circuit. Version R2007)

8051单片机VHDL内核,内有说明,很详细,值得下载-8051 VHDL core, which has made it clear that, in great detail, it is worth downloading

说明：  详细介绍了如何使用ModelSim进行仿真.(it will teach you how to use the ModelSim to simulink.)

State.Machine.Coding.Styles.for.Synthesis（状态机，英文,VHDL）-State.Machine.Coding.Styles.for.Synthesis (FSM, English, VHDL)