登录
首页 » VHDL » 4dbpsk系统的设计实现源码,几个朋友用一个假期的时间协作完成,功能非常好...

4dbpsk系统的设计实现源码,几个朋友用一个假期的时间协作完成,功能非常好...

于 2022-02-04 发布 文件大小:2.22 kB
0 191
下载积分: 2 下载次数: 1

代码说明:

4dbpsk系统的设计实现源码,几个朋友用一个假期的时间协作完成,功能非常好-The 4dbpsk system design realization source code, several friends complete it cooperation in one vacation time , the function is extremely good

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 使用LPM_ROM的实际的例子
    使用LPM_ROM的实际的例子-Use of practical examples LPM_ROM
    2022-10-03 13:00:03下载
    积分:1
  • ram_dp_sr_sw[1]
    dual port ram control (dual port ram control dual port ram control dual port ram control)
    2011-06-07 10:47:03下载
    积分:1
  • 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸...
    本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸看到这篇文章的 大侠们指正,在此表示感谢。当然,这是一个非常简单的时序逻辑电路实例,主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1; Altera 公司出品的 Quartus II 4.2;Mentor Graphics 公司出品的 ModelSim SE 6.0。 -This article describes a VHDL description of the use of counter design, synthesis, simulation of the entire process, this time as my self-FPGA/CPLD summary, if what has not the right place, please see this article that, unfortunately, the heroes They correct me, wish to express my gratitude. Of course, this is a very simple example of sequential logic circuit is mainly a detailed description of a number of software usage. Article involved in the software company has produced Synplicity
    2022-02-28 11:38:34下载
    积分:1
  • 利用verilog语言设计公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。内含详细的源码以及设计过程、模块...
    利用verilog语言设计公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。内含详细的源码以及设计过程、模块-The use of public telephones were verilog language design include the following states: hang up, standby, identification, change passwords, call the five states. Includes a detailed source code as well as the design process, the module
    2022-02-25 00:52:03下载
    积分:1
  • 计算机组成原理课程设计(vhdl语言实现)
    1. 一位全加器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY add IS PORT(a,b,cin:IN STD_LOGIC; Co,S:OUT STD_LOGIC); END ENTITY add; ARCHITECTURE fc1 OF add is BEGIN S
    2023-06-03 00:55:02下载
    积分:1
  • DDS now to the use of more extensive relative bandwidth, frequency conversion ti...
    DDS在现在运用月来越广泛,在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等方面都远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟信号源的性能。利用DDS技术可以很方便地实现多种信号。在FPGA上实现的DDS-DDS now to the use of more extensive relative bandwidth, frequency conversion time, phase continuity, quadrature output, high-resolution and integration, and other aspects far more than the traditional frequency synthesizer technology can achieve the level To provide a superior analog signal source performance. DDS technology can be used very easily to a variety of signal. FPGA Implementation of DDS
    2022-02-12 02:47:38下载
    积分:1
  • viterbi
    维特比译码,卷积编码,verilog编写,2,1,2编码(Victor than decoding, convolution code, verilog write, 2,1,2 coding )
    2011-12-08 23:10:45下载
    积分:1
  • 系统设计
    说明:  基于数码管独立显示和三色灯的交通指示系统设计(Design of Traffic Indicator System Based on Digital Tube Independent Display and Tri-color Lamp)
    2020-06-21 02:00:01下载
    积分:1
  • I2C
    I2C的实现,可以扩展进而控制有关I2C的器件达到操作员的控制目的。(I2C implementations, can be extended further having control of the I2C device operator control purposes.)
    2015-06-06 21:21:05下载
    积分:1
  • CPU-master
    misp,五级流水源码,实现一个建议的cpu(Misp, five-stage flow source code, implementation of a recommended CPU)
    2020-06-16 00:00:07下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载