基于FPGA的四路ov7670摄像头图像采集与VGA显示系统

应用背景 Verilog 实现 MIPS32 V1整数指令集， 5级流水线CPU 没有文档，按照流水线划分模块，代码注释多，便于理解。FPGA验证通过，可综合。 关键技术五级流水线MIPS处理器verilog源码，实现MIPS32的整数指令，代码风格好，注释清晰，适用于计算机体系结构的理解及实践，了解MIPS体系结构有很大帮助

本源代码集合，含有华为几十例经典的功能代码，经过反复的测试可以完美运行，不会发生代码上的错误，可以放心使用，希望有需要的人可以下下来参考一下

利用matlab设计了一个切比雪夫滤波器，并且对滤波器性能进行了仿真分析。(Using the matlab design a chebyshev filter, and has carried on the simulation analysis on filter performance. )

说明：  adrv9009的测试平台的测试脚本，适合新人参考(Adrv9009 test platform test script, suitable for new reference)

实现dsp与fpga的emif的verilog异步实现，可实现异步读写以及相应功能模块控制，文件中包含仿真后的波形图形以及仿真测试程序，运行环境quartus ii11.0，仿真环境mmodelsim se 6.5d(Achieve dsp and fpga verilog asynchronous implementation of the emif, enabling asynchronous reading and writing as well as the corresponding function module control, the document contains graphics, and after the simulation waveform simulation testing procedures, operating environment quartus ii11.0, simulation environment mmodelsim se 6.5d)

说明：  VIVADO pl端文档 基于zynq 7020(vivado soc pl example text of zynq)

用于进行传感器调试，控制寄存器以及状态寄存器的接口为I2C接口，故做了相应的代码实现，已经做过测试，完成了相关工作，这里不提供测试文件，下载后可以自行测试

动态获取CPU使用率源码 可以加到压力测试里(Dynamic access to CPU use the source code )

使用Verilog编写的时间同步模块，解决位同步问题，ISE12.2下编译通过(Time synchronization module written in Verilog, bit synchronization issues under ISE12.2 compiled by)

说明：  RISC-V手册 最新版 一本开源指令集的指南 我们打算将这本薄薄的书作为 RISC-V的介绍和参考 资料 ，供有兴趣编写 RISC-V代码的 学生和嵌入式系统程序员使用 。 本书假设读者事先已经 了解 过至少一个指令集。如果没 有，您可能希望浏览基于 RISC-V的相关入门架构手册： Computer Organization and Design RISC-V Edition: The Hardware Software Interface。(risc v reader chinese)