可以实现对任意波形分任意频，分频加减通过按键实现。

说明：  这是一款由晶振产生的脉冲控制的数字钟，可以从00:00:00到23:59:59之间进行计时。(this is a clolk controlled by continuious pulse.it can timing from 00:00:00 to 23:59:59.)

master spi的源代码（verilog），包括文档，测试程序(master spi the source code (verilog), including documentation, testing procedures)

说明：  基于FPGA的QPSK调制解调电路设计与实现 (QPSK)

uart发射机Verilog HDL代码(Verilog HDL code uart transmitter)

Quartus环境下的7段扫描显示电路的源程序(Quartus environment of the seven scanning display circuit of the source)

实现A/D转换,给定输入，观察输出电压，VHDL程序。(Implement A/D conversion，Given input, observe the output voltage, VHDL program.)

altera公司cpld/fpga开发软件quartus2中文使用教程-altera company cpld/fpga development of software to use Chinese quartus2 Guide

VHDL的基本程序，可以用来驱动键盘，功能强大，虽然和基础-VHDL

Verilog HDL语言编写的汉明编码及解码器，附有时序仿真文件(Verilog HDL language encoding and decoding Hamming, with timing simulation file)

数字钟的VHDL源程序，可以实现校时，校分等功能，并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on