一个异步FIFO的verilog实现论文

EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time- with a counter by the external input is required when the sub-frequency functions. Frequency Divider FENPIN1/2/3 (50 1HZ frequency = 25 = 2HZ-frequency, frequency = 10 points Stripper. A slight change in procedure can be realized)

LED闪烁的VHDL代码

[数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版]书中资源代码，非常好，分享， 希望大家下下！( U651 u0B3 u09108 u09108 u0103 u0101 u7801 uFF0C u975E u5HR U597D uFF0C u5206 u4EAB uFF0C u5E0C u671B u5927 u5BB6 u4E0B u4E0B uFF01)

说明：  RISC 5级流水线CPU，带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)

FPGA开发，Verilog的经典教程，在嵌入式培训中的电子书籍。-FPGA development, Verilog classic Guide, in the embedded training e-books.

参数可配置的sequential 乘法器和booth 乘法器(verilog source code with configurable parameters for sequential multiplier and booth multiplier )

应用背景对阵列的快速乘法的VHDL代码。作为主成分分析的项目的一部分，在FPGA。在可重构硬件平台实现的时候，该代码被开发，使矢量二进制乘法运算速度快。该程序可以在Xilinx Xise自如，可以在任何Xilinx FPGA编程。 ； ； ； ； ； ； ； ； ； ； ； ； ；关键技术该项目可开喜色从Xilinx。所有代码都是用VHDL和接收两个向量是mutliplied进行保存加法器加速增殖过程。最后的总和计算纹波进位加法器。操作数的长度是16位，结果是32位加一。

This is a divider, which is depicted as well. It is a programming language Vhdl.

uart串行口,用Verilog编写的.供大家参考-uart serial port, using Verilog prepared. For your reference

使用VHDL编程的异步FIFO程序 经调试可运行-Using VHDL programming asynchronous FIFO procedure can be run by the debugger