异步FIFO verilog源码及testbench

节约资源型 8位*8位 运算VHDL代码，采用串行运算，8 个时钟周期完成一次运算。QUARTUS下已验证(resource conservation-8* 8 Operational VHDL code, using serial computation. 8 clock cycles to complete an operation. QUARTUS has been under test)

8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本   

基于Verilog HDL的SDRAM控制器。 实验条件： 工具：Quartus II 6.0 ,SignalTap II FPGA：Altera Cyclone EP1C12Q240C8N SDRAM：HY57V283220T-6(SDRAM controller based on Verilog HDL. Experimental conditions: Tools: Quartus II 6.0, SignalTap II FPGA: Altera Cyclone EP1C12Q240C8N SDRAM: HY57V283220T-6)

说明：  基于fpga的计数器模块 分频 可移植 完美实现(Perfect realization of frequency division and portability of counter module based on FPGA)

广东工业大学硕士论文《SVPWM算法优化及其FPGA/CPLD实现》，在详细分析经典SVPWM算法基础上，提出一种优化算法，并在FPGA上实现。论文附录包含VHDL源码。(Guangdong University Thesis " SVPWM algorithm to optimize its FPGA/CPLD realization" in the detailed analysis of the classical SVPWM algorithm is proposed based on an optimization algorithm, and implemented on FPGA. Paper appendix contains VHDL source code.)

基于DE2开发板的VGA显示模块，仅供大家参考(DE2 development board based on the VGA display module, for your reference)

说明：  采用vhdl语言编写的卷积编码（2.1.7），通过调试可直接下载使用(Convolution using vhdl language code (2.1.7) can be directly downloaded through the use of debugging)

仲裁者 AHB 泛型代码。与任何 AHB 设计的工作。 它将支持两个拆分和重试交易以及。 它将支持达 9 大师，它可以通过改变参数值在测试工作台中的改变了。 它叉骨界面 also.one 可以连接此代码到任何协议通过改变议定书 》 的要求。

基于vhdl编写的贪吃蛇游戏，课程设计必备(Based on the VHDL language of the snake game, curriculum design essential)

说明：  10G网络 CRC-32 CRC-64计算代码(10G Network CRC-32 CRC-64 Computing Code)