多周期cpu实现 计算机组成

在matlab中8psk的调制和解调仿真程序(the modulation and demodulation of 8psk)

附加的文件包含 ADPLL 的行为模型。 6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。 贸发局决议是如果快速的时钟速度更快更高。 数字环路滤波器生成 14 数字控制位控制 DCO 的频率。 14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。 4330 分隔线用于附加的文件。

Matlab agc ʵ

nios大神进阶，一本非常好的FPGA书籍，从RTL到eclips(nios tech.a very good book learning FPGA tech.)

32-bit Wishbone Interface • DMA • Buffer Descriptor • Compliant with SD Host Controller Spec version 2.0 • Support SD 4-bit mode • Interrupt-on-completion of Data and Command transmission • Write/Read FIFO with variable size • Internal implementation of CRC16 for data lines and CRC7 for command line Wishbine 总线使用。完整的SD卡控制器，支持文件系统，高速传输。

实现FPGA的并行LMS均衡，主要是均衡计算权值系数的算法过程，verilog语言，模块的输入为输入的X信号，输出为权值系数W，以及最后的输出Y。实现了LMS 的并行均衡过程

编程规范是重中之重，带你书写良好的变成习惯(It is used to measure noise and detect road noise pollution. It is accurate and has good effect.)

rs232+HT verilog 门级网表代码，需Synopsys DC 综合

本控制器与博世参考模型测试

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