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多周期cpu实现 计算机组成

于 2022-01-26 发布 文件大小:5.81 MB
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代码说明:

多周期CPU源代码 verilog 自己写的 有仿真 实现了22条指令 比较完善 计算机组成课上的作业 没有根据实验书写,是自己实现的,代码稍微繁杂

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  • PWM
    说明:  脉冲宽度调制,VHDL代码编写,包括QUARTUSII和MODELSIM工程以及testbench(Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench)
    2020-11-26 09:49:31下载
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  • quartus-mult
    mult,在quartusII中,以模块输入形式,仿真乘法器mult,得到时序图和功能图(a simulation example of mult)
    2012-10-17 14:22:11下载
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  • manuals
    ISE Design Suite Software Manuals and Help - PDF Collection,ISE 软件手册以及帮助。(ISE Design Suite Software Manuals and Help- PDF Collection, ISE software manuals as well as help.)
    2012-11-28 21:47:01下载
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  • FIR
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    2019-06-19 21:47:13下载
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  • EDA1_MusicCalculator
    音乐计算器,可实现999以下加减法及与非运算功能,并能够播放两段音乐,可下载到FPGA板子上实现。(Music Calculator)
    2020-08-16 23:38:25下载
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  • or2a
    使用vhdl语言设计一位全加器,在仪器上下载并实现LED灯的闪亮(A full adder design)
    2013-09-26 18:24:15下载
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  • FIFO_design
    FIFO 是首字母缩略词为第一次中,第一次出来,这是与相关的方式组织和操纵的抽象 相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或 为相互冲突的需求提供服务的订购过程的第一次来,先到先得 (FCFS) 行为: 哪里人 他们到达的顺序离开队列或等轮到在交通控制信号。 FCFS 也是 FIFO 操作系统调度算法,使每个进程的 CPU 的行话术语 他们来的顺序的时间。在更广泛的意义上,后进先出法或最后一次在第一次出的抽象是相反的 FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词 后进先出等 FILO (指最后一出)。本质上,两者都是一个更广义的列表的具体案件 (其中 可以访问任何位置)。区别在于不在列表中 (数据),但在访问内容的规则。其中一个 子类型将添加到一端,并从其他起飞,它的对面花和只在一端上放的东西。[] 1 从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO,站立 为上-火先出。优先队列是一个变体的队列的名称 FIFO,没有资格
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  • lic_Xilinx_ISE_Vivado
    这是Xilinx ISE 14.X以及vivado、vivado_hls的license,亲测可用(Xilinx ISE 14.x vivado, vivado_hls license, pro-test available)
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  • Exercise4
    AES TSAPI Retrieve Event in Non-blocking Mode
    2019-05-07 20:04:58下载
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  • ADS8329
    ADC芯片ADS8329数据采集的verilog代码,已经用在工程中,没问题。(ADC chip ADS8329 data acquisition Verilog code, has been used in the project, no problem.)
    2020-11-20 11:29:37下载
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