verilog模块练习

自己做的数码管显示的时钟 一个非常简单的FPGA时钟 用累加做的(To do their own digital display clock of the FPGA clock is a very simple to do with the cumulative)

关于USB开发的verilog开发程序，非常的全面，学习FPGA开发时用得着。(About USB development verilog development process, very comprehensive, learning FPGA development time worthwhile.)

用Verilog实现的交通信号灯控制，主干道和支路通行的时间不相等(Using Verilog implementation of traffic signal control, the trunk road and the slip is not the same passage of time)

说明：  基于FPGA的QPSK系统仿真及验证，硬件部分。(Simulation and verification of QPSK system based on FPGA)

Basic VHDL code to create a sine wave generator for an FPGA board.

说明：  altera 最新的CYCLONE IV的pci-e核的testbench，VHDL源程序。(altera latest CYCLONE IV of the pci-e core testbench, VHDL source code.)

quartus 17.1 安装包，我现在用的就是(Quartus 17.1 installation kit, what I am using now is)

这个核接收红色，绿色和蓝色的像素值作为输入，就像从一个tiff图片文件一样，产生构建一个JPEG图片所需的JPGE比特流。这个核是用通用的、一般的Verilog代码编写，可以运行到任何FPGA上。这个核不依靠于任何的专用IP核，所有用来实现JPEG编码器的功能都是用Verilog编写的，整个代码都是独立的。这个核在不同的量化和霍夫曼表下，在很多图片上仿真过。效果很好！

iic master 通过FPGA验证··成功对eeprom读写操作 clk_div：FPGA 板子分频时钟，满足SCL时钟线速度达400KB main_state.v：顶层状态机，控制master接口整个工作过程 scl_generator.v:master接口，有SCL状态机产生器和master接口状态机两部分组成 mainsmtb.v：在modelsim环境下的仿真激励 top.v设计顶层模块

fpga正弦波发生函数，可用于自动生成rom文件(fpga sine wave generating function)