verilog模块练习

自己写的FPGA实现电子琴的VHDL程序，曲目是两只老虎，用到一些模块，和片内存储间，呵呵(FPGA realization of his keyboard to write the VHDL program, tracks are two tigers, a number of modules used, and on-chip storage room, huh, huh)

这是一个完整的工作模块编码在 verilog 检测的旋转车轮的旋转速度。它也给旋转的方向。这可以在 fpga 板直接实施，此模块内还有一个特别的小模块，以生成测试信号的面积。所以你不需要连接一个车轮与旋转编码器来测试 speedo 米。这就是独一无二的关于此模块 ！！！cheerz!! 享受

通过随机数产生原理进行verilog编程，从而实现FPGA的随机数产生(Through random number generation principle for Verilog programming, so as to achieve the FPGA random number generation)

使用Verilog编写代码，实现集成芯片MT89L80的功能，代码配置ram后可以直接使用，完成256x256个时隙交换，其中主要模块包括接收模块、发送模块、cpu接口模块，寄存器配置模块，接续寄存器模块等。

基于FPGA的JPEG解码，对开发图片解码的人有用。(FPGA-based JPEG decoding, the development of image decoding useful.)

。给出了时域滤波的基本原理以及通常采用的 IIR 椭圆地物杂波滤波器的设计方法。重点研究了回归滤波器这一时域滤波算 法。从正交多项式的拟合出发，给出了回归滤波器抑制地物杂波的基本原理及 其滤波实现过程。通过对回归滤波器的计算复杂度的研究，寻找使回归滤波器 计算量最小的正交多项式。分析了回归滤波器频率响应特性，比较了回归滤波 器与IIR 椭圆地物杂波滤波器的计算复杂度。利用仿真的雷达信号，分析了回 归滤波器的地物杂波抑制性能。回归滤波器实际上是一高通滤波器，它在滤掉 低频地物杂波的同时，对落在滤波器阻带内的天气回波信号同样会造成衰减。 在天气回波信号谱宽固定的情况下，通过改变天气回波信号的平均多普勒频率， 分析了回归滤波器对它的衰减情况。在基于一组实际采集的雷达信号的基础上， 给出了回归滤波器的地物杂波抑制比随着滤波器阶数的变化情况。(Firstly, this dissertation introduces the research background and significance of ground clutter suppression, analyzes the characteristics of the ground clutter and weather signals in the Doppler weather radars and simulates Doppler radar echo signals (It includes ground clutter, weather echo signals and the mixture of them). The simulated signals are used later to study the time and frequency domain ground clutter suppression. Secondly, this dissertation talks about the time domain filtering, gives the basic theory of time domain filtering and describes the design method of the usually used fifth-order elliptic infinite impulse response (IIR) ground clutter filter. In the time domain, the work focuses on the regression filter. From the orthogonal polynomials fit, this dissertation gives the basic theory of the regression filter for ground clutter suppression and the filtering process using a regression filter. Through the study of the computational complexity of regression)

基于basys2的简单的乒乓球小游戏，通过ise13.4开发，使用语言VHDL，能够通过VGA在显示屏显示，能够实现双人对打，有计分功能。(Simple table tennis game, based on basys2 through ise13.4 development, using VHDL language, can through the VGA display shows, can achieve a double play, scoring function.)

adc0809 转换，verilog代码(adc0809 conversion, verilog code)

维特比译码，卷积编码，verilog编写，2,1,2编码(Victor than decoding, convolution code, verilog write, 2,1,2 coding )

Demo program for use UART STM8S