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基于vhdl的PWM发生器
基于vhdl的PWM发生器-VHDL-based PWM generator
- 2022-03-04 15:27:12下载
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Verilog digital system design tutorials, e
Verilog数字系统设计教程,作者夏宇闻电子书籍-Verilog digital system design tutorials, e-books by XIA Yu-Wen
- 2023-03-21 06:15:07下载
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read-string-from-FLASH
read data of type character from flash memory
- 2013-09-08 03:49:15下载
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autoseller自动售货
设计一个简单的自动售饮料机的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱硬币后机器自动给出一杯饮料。投入两元(两枚一元)硬币后,在给出饮料的同时找出一枚五角的硬币。
- 2022-02-01 23:10:06下载
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8BIT_CPU
一个8位的CPU设计,用verilog语言写的,希望有用(A CPU OF 8 BITS
)
- 2020-07-01 09:00:02下载
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HDMI接口编解码传输模块ASIC设计_刘文杰
说明: ? 熟悉IIC协议总线协议,采用IIC总线对图像采集传感器寄存器进行配置,并转换为RGB565格式。
? 利用异步FIFO完成从摄像头输出端到SDRAM 和SDRAM 到VGA 接口各跨时钟域信号的传输和处理。
? 利用 SDRAM 接口模块的设计,实现了刷新、读写等操作;为提高SDRAM 的读写带宽,均采用突发连续读写数据方式;并采用乒乓操作实现 CMOS 摄像头与VGA的帧率匹配。
? 利用双线性插值方法实现对图像640×480到1024×768的放大操作。
? 完成VGA显示接口设计。(Familiar with IIC protocol bus protocol, IIC bus is used to configure the register of image acquisition sensor and convert it into RGB565 format.
Asynchronous FIFO is used to transmit and process signals across clock domain from camera output to SDRAM and SDRAM to VGA interface.
With the design of SDRAM interface module, refresh, read and write operations are realized. In order to improve the read and write bandwidth of SDRAM, burst continuous read and write data mode is adopted, and table tennis operation is used to achieve frame rate matching between CMOS camera and VGA.
The bilinear interpolation method is used to enlarge the image from 640*480 to 1024*768.
Complete the VGA display interface design.)
- 2020-06-25 04:00:02下载
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VHDL编写的数字钟,在Q
VHDL编写的数字钟,在Q-ii下编译,实现闹铃设置与定时闹铃,分时秒显示-VHDL prepared digital clock, in the Q-ii under the compiler to achieve regular alarm and alarm settings, time-seconds display
- 2022-12-10 02:20:03下载
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用max+plusII编写的vhdl程序
乒乓球游戏机
用max+plusII编写的vhdl程序
乒乓球游戏机-with max plusII vhdl procedures for the preparation of the table tennis game
- 2022-03-04 06:41:57下载
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八路AD采集adc128s022
FPGA AD采集八路数据,12位分辨率,小梅哥FPGA的开发程序,实测可用(FPGA AD collects eight path data, 12 bit resolution, and the development program of Mayo FPGA.)
- 2020-12-17 16:59:11下载
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基于FPGA的自动售货机控制系统设计
功能指标:1.完成对货物信息的存储、进程控制、钱币处理、余额计算和显示功能2.当总币值等于顾客需要的商品单价时,机器送出需要的商品;若总币值大于顾客需要的商品单价时,机器除提供所需商品外,并将余币退出;若总币值小于顾客需要的商品单价时,机器退出顾客投入的硬币。3.有重新开始(即取消交易)按钮,使整个系统恢复到初始状态。4.在一次投币只能购买一件货品的基础上,扩展为可以一次投币购买多种商品(在余额足够的情况下)。技术指标:1.假设自动售货机能够销售 4 种商品,初始数量设为 5 个,4 种商品的价格分别为 1 元、2 元、3 元和 4 元,允许投入 1 元、5 角。2.购买商品时投币时间有限制,不得超过 30 秒,在时间到后,自动售货机按不足钱数处理,退还全部硬币(1 元、5 角)。3.能够通过数码管显示投入的钱币的余额。4.每种销售的商品,数量和价格可以进行更改。4.在用数码管显示余额的基础上,增加显示四种商品的价格数量。
- 2022-02-04 07:54:07下载
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