FPGA数字时钟 6.10.24进制计数器。

 错不了。。相信我。。是一个关于数字时钟需要用到的进制算法，我把他单独分开出来的模块。源码内容较为简单但是 缺 五脏俱全。原理是这样的，把时钟分为 秒模块，分模块，时模块。秒和分模块一样一起讲，以秒为例子。z秒是0-59那么有个位和十位，个位上数字是0-9，十位上是0-5.那么在秒十位上就是用十进制，在十位上用6进制。这样就可以实现秒个位到9的时候下一秒 向秒十位进1.当秒到59时候，下一秒向分的个位进1.一样的步骤实现分的进制算法。时的算法较为复杂，它分了两段来计时，在时的个位上记两次十进制，在加四的时候停止，重新从00 开始计时。时的算法解释的比较仓促，需要详情请联系我。