SATA数据传输控制程序

自己写的_MIPS CPU，根据MIPS指令集设计，采用verilog编写，一步一步完善，结构简单清晰，可作为教学使用！        

利用VHDL编写的电子琴发生器，以简单的演奏电路论文(Electronic organ prepared using VHDL generator to perform a simple circuit Papers)

basic verilog code on siso, piso, sipo

verilog写的39阶通带为20KHz的半带fir滤波器，经测试正确。(verilog halfband FIR)

//功能描述 //这是一个spiflash的控制程序 //写选择和读选择一样时为空操作 //写选择为1并且读选择为0时使用写模式，写模式下有数据命令的选择 //写选择为0并且读选择为1时使用读模式 //命令和数据的输入都是使用data_in //地址的输入是使用addr //目前能使用的只有写入8位的命令（通过data_in），写入数据（通过addr和data_in），读出8位数据（addr和data_out） //使用时不用检测忙位，模块会自动进行检测 //当完成读或者写时信号spifl_over会出现上升沿 //DO、Dio、cs、spi_clk_out对应spiflash的端口

CSS配合jquery制作完美漂亮的时钟，貌似在IE8下时钟不能获取时间啊！支持ie9、chrome、safari、firefox、opera （Chrome显示效果最佳，IE9下时钟无法工作）日历和骰子是原创，CSS3时钟并非原创但经过改良支持opera。数字日历的兼容性不错，圆形时钟就差点了，也希望一起交流，共同改进。(CSS with the jquery make perfect beautiful clock, seemingly in IE8 under the clock can not get the time ah! Support ie9, chrome, safari, firefox, opera (Chrome show the best results, the clock does not work under IE9) calendar and dice is original, CSS3 clock is not original but after improved support opera. Digital calendar compatibility is good, almost round the clock on, and also hope together, and work together to improve.)

pll(phase locked loop) is used to fix the circuit to particular frequency

按键控制数码管  八位数码管  控制0到9  共阴极数码管

说明：  formality2016 userguide

假设每个从设备中有可访问APB寄存器16个，位宽均为32比特，16个寄存器的访问地址计算方式为 基址 +　寄存器编号左移２位（byte 偏移）(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)